عنوان پایان‌نامه
طراحی شبکه روی تراشه ناهمگام سراسری و همگام محلی با رویکرد توان مصرفی و دیرکرد پائین
- رشته تحصیلی
- مهندسی کامپیوتر-معماری کامپیوتر
- مقطع تحصیلی
- کارشناسی ارشد
- محل دفاع
- کتابخانه مرکزی -تالار اطلاع رسانی شماره ثبت: 44799;کتابخانه مرکزی پردیس 2 فنی شماره ثبت: E 1728
- تاریخ دفاع
- ۲۹ اردیبهشت ۱۳۸۹
- دانشجو
- محمد فتاح المنان نجف آبادی
- استاد راهنما
- سیامک محمدی
- چکیده
- با توجه به محدودیتهای فیزیکی بوجود آمده در فناوریهای عمیقا زیر میکرون امروزی، توزیع یک سیگنال ساعت همگام در سراسر تراشه اگر ناممکن نباشد، بسیار سخت شده است. شبکههای روی تراشهی ناهمگام سراسری و همگام محلی به عنوان یک راهحل، سطح تراشه را به چند ناحیهی همگام مستقل تقسیم میکنند. در این روش هر ناحیه توسط یک سیگنال ساعت مستقل کار میکند و در نتیجه مسئلهی توزیع سیگنال ساعت به چند مسئلهی کوچکتر تقسیم میشود. یک راهکار طبیعی برای پیادهسازی ناهمگام سراسری و همگام محلی شبکههای روی تراشه، استفاده از یک شبکهی کاملا ناهمگام است. ارتباطات داخلی این شبکه نیازی به همگامسازی نخواهد داشت و در نتیجه مشکل خرابی در همگامسازی دادهها تنها به واسطهای شبکه کاهش مییابد؛ آنجایی داده میخواهد بین دنیای همگام و ناهمگام مبادله گردد. این پژوهش در پی یافتن طراحیای مناسب برای یک شبکهی ناهمگام است، به نحوی که توان مصرفی شبکه و همچنین دیرکرد انتقال داده را کاهش دهد. بدین منظور ابتدا یک شبکهی ناهمگام طراحی شدهاست. در طراحی این شبکه، یک نمونهی بهینه شده از داور گردش به-نوبت موجود در مقالات معرفی شدهاست. استفاده از الگوریتم گردش به-نوبت موجب ایجاد عدالت در استفادهی بستهها از منابع خواهد شد. پس از آن یک صف ناهمگام معرفی میگردد که از نظر میزان دیرکرد و توان عملیاتی و مصالحهی بین این دو، نتایج بسیار بهتری را نسبت به طراحیهای موجود از خود نشان میدهد. یکی از مشکلات اصلی کوچک شدن فناوری ساخت تراشه، افزایش تأخیر اتصالات میانی علیرغم کاهش تاخیر گیتهاست. از طرفی تاخیر این اتصالات با افزایش طول سیم با نسبت درجهی دو افزایش مییابد. در این پژوهش ، مدار اتصال میانیای معرفی میشود که با استفاده از سیگنالینگ حالت جریان، تاخیر آن با افزایش طول سیم به صورت خطی افزایش مییابد. این اتصال میانی که آسودهازتأخیر بوده و خروجیای بدون مخاطره تولید میکند در لینک ارتباطی میان مسیریابها استفاده شده است.
- Abstract
- Due to physical limitations of new deep sub micron technologies, it is extremely hard, if not impossible, to distribute a global synchronous clock over a wide chip area. Globally Asynchronous Locally Synchronous (GALS) Networks on Chip (NoCs), as a solution, divide a chip area into smaller synchronous domains. In this technique each domain is clocked by an independent clock signal and thus the problem of distributing the clock signal is divided into smaller blocks. An asynchronous network connecting synchronous blocks would be a natural solution in GALS NoCs. In such a network, internal communications of the network will be performed asynchronously and thus the issue of data synchronization and synchronization failure would be limited to Network Interfaces, where data cross over synchronous and asynchronous worlds. This research introduces a design for asynchronous network that minimizes the network latency as well as its power consumption. First, an asynchronous network is designed. An optimized modification of round-robin arbiter is introduced which is used to arbitrate between simultaneous requests of outgoing packets. After that, an asynchronous FIFO will be introduced which offers a better tradeoff between throughput and energy dissipation. The introduced FIFO is used as routers’ buffers. The ever increasing delay of interconnects versus the gate delay, as the technology shrinks, has become a serious problem. Moreover, links delay increases quadraticly when interconnects length increases. Using MVCM signaling a delay insensitive link is introduced where its delay increases linearly with the link length. This hazard-free delay insensitive link is used for interconnecting adjacent routers. Finally, the overall network using the introduced arbiter, buffer, and interconnect is modeled at the gate level, and Local and Uniform traffic models are injected to the network. Simulation results show 20% gain in network saturation threshold at the expense of at most 10% higher power dissipation.
