عنوان پایان‌نامه
مدل کردن نوسانات سرعت و توان مصرفی در فن آوری نانو
- رشته تحصیلی
- مهندسی برق-الکترونیک- تکنولوژی نیمه هادی
- مقطع تحصیلی
- کارشناسی ارشد
- محل دفاع
- کتابخانه مرکزی -تالار اطلاع رسانی شماره ثبت: 43950;کتابخانه دانشکده برق و کامپیوتر شماره ثبت: E1690
- تاریخ دفاع
- ۱۰ اسفند ۱۳۸۸
- دانشجو
- مهدی صارمی
- استاد راهنما
- علی افضلی کوشا
- چکیده
- چکیده دقت دستگاه¬¬های ساخت افزاره¬ها همگام با کوچک¬تر شدن ابعاد ترانزیستورها بهبود نیافته¬اند. این اثر همراه با کاهش ولتاژ منبع تغذیه و ولتاژ آستانه ترانزیستورها باعث کاهش شدید بهره ساخت افزاره¬ها در تکنولوژی نانو گشته است. اکنون دیگر روش¬های سنتی مدل¬سازی و جبران اثرات تغییرات بین-چیپ و داخل-چیپ مانند مدل¬سازی در گوشه های بدترین حالت قابل استفاده نیستند و نیاز به روش¬های آماری دقیقی برای افزایش کارآیی طراحی به شدت احساس می¬شود. در این پایان¬نامه تغییرات فرآیند بر روی ساختارهای SOI و FinFET بررسی شده است. در اینجا موثرترین تغییرات ابعاد افزاره¬ها یعنی تغییرات طول کانال ضخامت لایه نازک بر مشخصات افزاره¬ها بررسی شده است. در سه ساختار SOI بررسی شده ساختار GPS از لحاظ تغییرات دارای کمترین تغییرات است. علت این امر مقاوم¬تر بودن این ساختار نسبت به اثرات کانال کوتاه و اثر DIBL است. این ساختار نسبت به تغییرات میدان¬های عمودی مقاوم¬تر است چراکه اتصال بدنه و صفحه زمین این ساختار نزدیک به کانال بوده و خطوط بیشتری از میدان¬های الکتریکی سورس و درین را زمین می¬کنند. به منظور مقایسه سه ساختار SOI در سطح مدار سلول SRAM را با استفاده از این سه ساختار پیاده¬سازی کردیم و اثر تغییرات طول کانال و ضخامت لایه نازک سه ساختار را بر مشخصات خواندن سلول SRAM بررسی کردیم که باز هم تغییرات مشخصه¬های اصلی خواندن سلول SRAM ساختار GPS به دلایلی که در بالا ذکر شد در سطح مداری هم مناسب¬تر و کمتر است. در ادامه یک ساختار جدید از خانواده FinFET با استفاده از ایده صفحه زمین ارائه دادیم که صفحات زمین در زیر کانال در نزدیکی سورس و درین قرار می¬گرفت و بهبود قابل ملاحظه¬ای در مشخصات این افزاره در قیاس با دو ساختار معمول FinFET (SOI-FinFET,Bulk-FinFET) حاصل می¬شود. از طرفی جریان نشتی این ساختار نسبت به دو ساختار دیگر بسیار کمتر است که به این علت می¬توانند در مدارات دیجیتال که محدودیت توان دارد به¬کار برده شوند.
- Abstract
- Abstract Process variations are critical in the nano-scale technologies. Channel length and thin-film thickness variations are the main source of variations. Because while these dimensions are defined lithographically and are susceptible to variations, oxide thickness and ??MS are defined by thermal steps and can be controlled much better. Therefore we have studied these variations in some structures. Conventional MOSFET can not scale deeply due to severe short channel effect. Device designers are pursuing new structures. The double-gate technology with better control on short channel effect and reduced process variation such as RDF has appeared as a possible candidate to compete with the standard bulk CMOS technology MOSFET. In this thesis, we have worked in three stages. The first is the process variation study of ground-plane SOI MOSFET. In this work, the main characteristics variations of three structures - SOI-GPS (Ground-Plane in Substrate), SOI-GPB (Ground-Plane in BOX) and SOI-WGP (Without Ground Plane) - because of channel length, and thin-film thickness variations are investigated in 32nm technology. In this work, we ascribe normal distributions to channel length and thin-film thickness of transistors and compare characteristics distributions of three structures. The results represent that GPS structure is more resistive against dimension variations than two other structures. The second is study of ground-plane SOI MOSFET based SRAM with consideration of process variation. In this work, SRAM cell characteristics based on ground plane SOI MOSFETs in 32nm technology have been compared, and then characteristics variations of SRAM cells based on these structures due to the channel length and thin-film thickness variations are investigated. It is shown that SRAM cell characteristics based on GPB-SOI is between two others’. Nevertheless, the GPB-SOI MOSFET is not a very good promising candidate for the future scaling of MOSFETs in nanometer applications because sensitivity of characteristics of GPB structure is more than that of GPS structure. The third is the proposition of the new FinFET structure for reducing of DIBLand standby-power. In this work, a FinFET structure which uses ground plane concept is proposed. The ground plane reduces the coupling of electric field between the source and drain reducing drain-induced barrier lowering (DIBL). To assess the performance of the proposed structure, some device characteristics of the structure have been compared with those of SOI-FinFET and Bulk-FinFET structures.
