عنوان پایان‌نامه
بررسی و بهینه سازی مصرف توان و کاهش تاخیر ناشی از اتصالات میانی در FPGA ها
- رشته تحصیلی
- مهندسی برق-الکترونیک-مدار وسیستم
- مقطع تحصیلی
- کارشناسی ارشد
- محل دفاع
- کتابخانه مرکزی -تالار اطلاع رسانی شماره ثبت: 45037;کتابخانه دانشکده برق و کامپیوتر شماره ثبت: E1729
- تاریخ دفاع
- ۰۵ اسفند ۱۳۸۸
- دانشجو
- محمدمهدی توحیدی
- استاد راهنما
- ناصر معصومی
- چکیده
- با پیشرفت رو به رشد تکنولوژی های ساخت مدارات مجتمع، اتصالات میانی به یکی از پر چالش ترین بخش های مدارهای مجتمع تبدیل شده است. این مسئله بخصوص در FPGA ها که برای کاربردهای عمومی ساخته می شوند، نمود بیشتری دارد. در این تحقیق، ما به بررسی میزان اثر گذاری اتصالات میانی در تأخیر و توان FPGA ها می پردازیم. پس از آن به بررسی روش های کاهش توان و تأخیر در آنها پرداخته، سپس بر اساس تحقیقات انجام شده روش های جدیدی جهت کاهش مؤثر این پارامترها در FPGA ارائه خواهیم نمود. این روش ها در دو بخش ارائه می شود. در بخش نخست کاهش توان بلوک های منطقی، که بر اساس خوشه بندی این بلوک ها عمل می کند، مورد بررسی قرار خواهد گرفت. سپس تکنیک های ارائه شده در این تحقیق و تکنیک های متداول را مورد مقایسه قرار داده و نشان می دهیم که روش های پیشنهاد شده می توانند توان نشتی حالت غیرفعال مدار را تا 11dB کاهش دهد. در بخش بعد، به بررسی تکنیک های کاهش توان مصرفی و تأخیر در مسیرهای ارتباطی FPGA خواهیم پرداخت. در این بخش روش طراحی سویچ های ارتباطی را از نظر ساختار و نیز مدار مورد بررسی قرار می دهیم و سپس به ارائه ساختار و مدار پیشنهادی این تحقیق می پردازیم. در ادامه ساختارهای متداول و پیشنهادی را به این صورت مقایسه می کنیم که 16 مدار معیار را با استفاده از دو معماری پیشنهادی و متداول روی FPGA پیاده سازی کرده (10 بار برای هر مدار معیار) و شبیه سازی هایی برای به دست آوردن توان مصرفی و نیز تأخیر بخش های مختلف انجام می دهیم. به این ترتیب نشان خواهیم داد که روش طراحی پیشنهادی می تواند توان مصرفی را تا 3/25 درصد کاهش دهد در حالیکه تأخیر مسیر بحرانی مدار 12 درصد کاهش پیدا می کند. همچنین در این ساختار پیشنهادی میزان کاهش توان دینامیکی 5/29 درصد و میزان کاهش توان نشتی 4/33 درصد خواهد بود.
- Abstract
- As advanced technologies for VLSI circuits have emerged, Interconnects have been considered as one of the key challenges in design of integrated circuits. This issue, especially in FPGAs, is more critical due to the pre-wired architecture for general purpose applications. In this research we will investigate interconnects impact on the delay and power consumption of FPGAs. Moreover we will study several power and delay reduction methods, and propose new relevant techniques to effectively reduce these parameters in the FPGA circuits. These techniques will be presented in two aspects. At first, we investigate the power reduction in the logic blocks based on clustering techniques. We then, compare our new proposed technique with the conventional ones and show that the proposed method can reduce the standby leakage power compared with other ones for about 11dB. As another aspect of this research, the power reduction techniques are investigated in the FPGA routing architectures. As such, we will introduce a new switch box design methodology considering its structure and circuitry. This new switch box structure will be compared with several conventional counterparts. For verification purposes we will implement 16 MCNC benchmark circuits in the FPGA using both proposed and conventional architectures (each certain benchmark circuit is implemented 10 times in the FPGA for averaging the results). Then, we will perform some simulations to obtain the power consumption and critical path delay of FPGAs. Consequently we will show that our proposed technique present 25.3% improvement of total power reduction while the delay of FPGAs is decreased 12%. We also show that the dynamic power will is also reduced about 29.5% and the leakage power is decreased 33.4% when the proposed method is used.
