عنوان پایان‌نامه

بررسی وارائه روشهای کاهش تاخیر انتشارو نویز هم شنوائی اتصالات میانی در تکنولوژیهای VDSM



    دانشجو در تاریخ ۰۴ اسفند ۱۳۸۸ ، به راهنمایی ، پایان نامه با عنوان "بررسی وارائه روشهای کاهش تاخیر انتشارو نویز هم شنوائی اتصالات میانی در تکنولوژیهای VDSM" را دفاع نموده است.


    رشته تحصیلی
    مهندسی برق-الکترونیک-مدار وسیستم
    مقطع تحصیلی
    کارشناسی ارشد
    محل دفاع
    کتابخانه مرکزی -تالار اطلاع رسانی شماره ثبت: 43700;کتابخانه دانشکده برق و کامپیوتر شماره ثبت: E1672;کتابخانه مرکزی پردیس 2 فنی شماره ثبت: E 1672
    تاریخ دفاع
    ۰۴ اسفند ۱۳۸۸
    دانشجو
    محمود زنگنه
    استاد راهنما
    ناصر معصومی
    چکیده
    لینک فایل چکیده
    در این پایان‌نامه به بررسی و ارائه روش‌های کاهش اثرات گوناگون پارازیتیک اتصالات میانی بر تأخیر انتشار و نویز هم‌شنوایی در تکنولوژی‌های بسیار زیر مایکرون و نانو می‌پردازیم. مدل‌های گسترده مقاومتی- خازنی و مقاومتی- خازنی- سلفی اتصالات میانی معرفی می‌شوند و نیز اثرات سلفی بر تأخیر انتشار سیم‌های خطوط سیگنال مورد بررسی قرار می‌گیرند. در ادامه، از انطباق گشتاور برای تجزیه و تحلیل اتصالات میانی با تعداد اجزاء محدود استفاده شده و تابع انتقال مدارهای معادل L و T برای هر بخش اتصال میانی با طول معین ارائه می‌شود. همچنین تأخیر انتشار گیت راه‌انداز با بار مقاومتی- خازنی ناشی از یک سیم، با استفاده از مدل توان آلفا برای ترانزیستورهای MOSFET به صورت تحلیلی مدل‌سازی شده و اثر شیب محدود ورودی غیر ایده‌آل در تأخیر انتشار آن مورد تجزیه و تحلیل واقع می‌شود. در ادامه، بافرگذاری استاندارد و آبشاری را برای کاهش تأخیر اتصالات میانی طویل مورد بحث و بررسی قرار داده و شرایط لازم برای کمینه‌سازی تأخیر در هر مورد را با استفاده از روش‌های تحلیل مداری بررسی نموده و روابط مورد نیاز را استخراج می‌نماییم. علاوه بر این، جهت کاهش اثرات تزویج خازنی خطوط مجاور و کمینه‌سازی نایقینی تأخیر، روش‌های گوناگون بافرگذاری اتصالات میانی از قبیل بافرگذاری هوشمند، یک در میان و مختلط بحث و بررسی می‌شوند. بافرگذاری یک در میان و مختلط با ایجاد اختلاف فاز 180 درجه بین بخش‌های گوناگون سیم به کاهش تغییرات تأخیر کمک می‌کنند. در این پایان‌نامه با وارد ساختن تأثیر عرض بهینه خط در معادله تأخیر انتشار خطوط بافرگذاری شده استاندارد و یک در میان، روابط تأخیر این خطوط را به صورت تابعی از سه متغیر تعداد و اندازه تکرارکننده‌ها و عرض خط استخراج و کمینه می‌نماییم. بین نتایج تحلیلی و نتایج شبیه‌سازی HSPICE در این مورد تطابق قابل قبولی با 7% خطا مشاهده می‌شود. هم‌چنین، روش بافرگذاری یک در میان اصلاح شده را برای کاهش مؤثر اثرات تزویج خازنی خطوط مجاور و نایقینی تأخیر انتشار ارائه می‌نماییم. با استفاده از این روش، نتایج شبیه‌سازی HSPICE نایقینی تأخیر 10% در تکنولوژی 65 نانومتر، 9% در تکنولوژی 45 نانومتر و 8% در تکنولوژی 32 نانومتر را گزارش می‌دهد.
    Abstract
    In this thesis, the analysis of various parasitic effects of interconnects on the propagation delay and crosstalk noise in integrated circuits is presented. Distributed RC as well as RLC models are introduced and the inductive effects of transmission lines on the propagation delay of wires are investigated. Moreover, the moment matching method is used to analyze the interconnects with finite elements and the transfer function of L and T equivalent circuits for each segment of the wire is introduced. Furthermore, the propagation delay of an inverter gate driving the interconnect RC load is analytically modeled using the ?-power law, and the effect of the limited ramp on the propagation delay is reviewed. Tapered and standard repeater insertion methods are introduced to reduce the global wire delay. Considering the effect of wire width in the propagation delay equation of the line, we optimize the delay as a function of buffer size, segment length, and the wire width. Though there exists 7% deviation between the analytical modeling and HSPICE simulation results. To reduce the capacitive coupling effects of the neighboring lines, several techniques such as smart, interleaved and hybrid polarity repeater insertion are analyzed. Causing 180-degree phase difference between the repeater-inserted segments, interleaved repeater insertion method helps reduce delay uncertainty. An accurate strategy for an optimum interleaved-repeater positioning namely MIRIM is introduced in this thesis. In this work, we compare the analytical delay uncertainty of available repeater insertion techniques and derive new formulations to compute an optimum relative position ratio of the buffers in the coupled interleaved lines. We use the simple yet-realistic ?-power law for MOS devices in the proposed model in order to increase the accuracy of the methodology. The new positioning method is proved to minimize the delay uncertainty caused by the capacitive coupling of the adjacent lines. The measured uncertainty of the proposed methodology is less than 10% for all beyond 100-nm IC technology nodes