عنوان پایان‌نامه
تکنیک های مداری برای بازیابی کلاک و داده در سیستمهای با کلاک تعبیه شده با نرخ بالای ۱۰ گیگا بیت در ثانیه
- رشته تحصیلی
- مهندسی برق-الکترونیک-مدار وسیستم
- مقطع تحصیلی
- کارشناسی ارشد
- محل دفاع
- کتابخانه مرکزی پردیس 2 فنی شماره ثبت: E 2496;کتابخانه مرکزی -تالار اطلاع رسانی شماره ثبت: 64118
- تاریخ دفاع
- ۲۴ دی ۱۳۹۲
- دانشجو
- سیاوش صفاپورحجری
- استاد راهنما
- صمد شیخائی
- چکیده
- کوچک شدن مقیاس ترانزیستورها و امکان مجتمع سازی مدارهای الکترونیکی سبب شده تا قدرت پردازش سامانه¬های کامپیوتری روز به روز افزایش یابد و سیستم¬های تک هسته¬ای به سیستم¬های چند هسته¬ای تبدیل شوند. از طرفی با افزایش سرعت پردازش، افزایش نرخ تبادل اطلاعات ضروری می¬نماید. بنابراین یافتن روش¬های موثر برای افزایش نرخ تبادل اطلاعات توجه بسیاری را در زمینه مدارهای حالت مختلط جلب کرده است. در این میان رابط های سریال سیمی پرسرعت سهم عمده ای دارند. در این پایان نامه به بررسی تکنیک ها و ساختارهای مختلف در زمینه بازیابی کلاک و داده در گیرنده های رابط های سریال پر سرعت پرداخته ایم. روشهای مختلفی که برای بازیابی کلاک و داده در مقالات موجود ارائه شده اند، مورد بررسی قرار گرفتند. سپس بر اساس ویژگی های این مدارها ساختاری مناسب برای هدف این پژوهش انتخاب شد. هدف ما در این پروژه پیشنهاد تکنیک هایی برای دست یافتن به سرعت بالای 10 گیگابیت بر ثانیه در تکنولوژی 180 نانومتر بود. در این پایان نامه تلاش کردیم تا راهکار جدیدی را برای بازیابی کلاک وداده به کار ببندیم. در ساختار مورد استفاده از ایده ی دسته ای از مدارهای نرخ علامت الهام گرفتیم که در آن ها از شیب داده برای تشخیص پیش فازی یا پس فازی استفاده می شود. برای برآورده کردن سرعت مورد نیاز از مدار با نرخ کسری استفاده کردیم و برای مصرف توان پایین تر بخش های مختلف مدار از دیمالتی پلکس کردن داده ی ورودی بهره بردیم. همچنین از آن جایی که در چنین ساختاری بخشی از توان و تأخیر سیستم ناشی از مدارهای رأی گیری و دیمالتی پلکسر است ساختاری جدید برای انجام توأمان رأی گیری و دیمالتی پلکس معرفی گردید که XOR انتگرالگیر نام دارد. ساختار پیشنهادی ما یک ساختار با نرخ 4/1 است که با استفاده از مدار XOR انتگرالگیر به ضریب دیمالتی پلکسی برابر با 1:32 دست می یابد. بخش آشکارساز این مدار توسط داده ورودی که توسط مولد بیت شبه تصادفی با نرخ داده 16 گیگابیت بر ثانیه تولید شده بود و دامنه تفاضلی 4/0 ولت آزموده شد و عملکرد قابل قبولی را نشان داد. به کار گیری XOR انتگرالگیر باعث کاهش چشمگیر توان مصرفی شد (حدود 80 درصد). به علاوه برای ساختار مورد نظر یک مدار درونیاب فاز طراحی شد که خطایی کمتر از 3 درصد عرض بیت داده ی ورودی دارد. با توجه به دقت مدار درونیاب مدار بازیابی می تواند به محدوده ی قفلی برابر با ppm1000 دست یابد. کلیدواژه: بازیابی کلاک و داده، مخابرات سیمی، آشکارساز فاز، XOR انتگرالگیر
- Abstract
- Shrinking sizes of transistors and integrating electronic circuits has increased processing capability of computer systems. Single core systems are turned into multi-core and many-core systems. Higher computational speed necessitates increase in communication speed. As a result finding effective methods for increasing data transfer rate has attracted great attention to mixed-signal circuits. In modern designs high speed wired links constitute a considerable share. In this thesis various techniques and structures regarding clock and data recovery are investigated. After conducting a survey on different proposed methods, a proper structure which meets our requirements is selected. Here we aim to propose a technique to achieve data rates higher than 10 Gpbs in 180nm CMOS technology. A novel technique for clock and data recovery is proposed. Our proposed structure is inspired by a class of baudrate circuits where data slope is exploited to detect phase difference between clock and data. To fulfill speed requirements fractional rate circuits are employed. Furthermore, to reduce power consumption of circuit blocks input data is de-multiplexed. Since a part of power and delay of such system belongs to majority voting and de-multiplexing blocks a novel structure was proposed which performs multiplexing and voting simultaneously. This structure is called Integrating-Voter XOR. Our proposed structure is a quarter-rate one which achieves 1:32 de-multiplex factor using integrator XOR. The phase detector section is evaluated using a 16 Gbps input data generated by a Pseudo Random Bit Generator (PRBG) with a 0.4 V differential amplitude. Simulation results show an acceptable performance for phase detector unit. Utilizing Integrator XOR significantly decreases power consumption (80%). Moreover, a phase interpolator circuit is designed to align 4GHz-clock edges. Its error is less than 3% of input data pulse width. Considering the precision of phase interpolator the CDR may obtain 1000 ppm locking range. Kew words- Clock and Data Recovery Circuit, Wireline communications, Integrator XOR, Phase Detector
