عنوان پایان‌نامه
تکنیکهای مدلسازی اتصالات میانی در تکنولوژیهای زیر مایکرون VLSI جهت تخمین دقیق تاخیر در شبکه های توزیع کلاک
- رشته تحصیلی
- مهندسی برق-الکترونیک-مدار وسیستم
- مقطع تحصیلی
- کارشناسی ارشد
- محل دفاع
- کتابخانه مرکزی -تالار اطلاع رسانی شماره ثبت: 39342;کتابخانه مرکزی پردیس 2 فنی شماره ثبت: E 1512
- تاریخ دفاع
- ۱۴ مهر ۱۳۸۷
- دانشجو
- فهیمه السادات حسینی
- استاد راهنما
- ناصر معصومی
- چکیده
- چکیده با کوچکتر شدن مقیاس تکنولوژی ساخت مدارات مجتمع، خصوصاً تکنولوژی های بسیار زیر میکرومتر DSM/VDSM تاخیر ذاتی گیت¬های منطقی و اتصالات میانی محلی به تدریج کاهش یافته در حالی که تاخیر اتصالات میانی سرتاسری و نیمه سرتاسری همواره روند افزایشی داشته است. به همین جهت امروزه تاخیر اتصالات میانی سرتاسری بر تاخیر گیت¬ها غلبه دارد. کارآیی یک مدار سنکرون به طور قابل ملاحظه¬ای به طراحی شبکه توزیع سیگنال ساعت آن بستگی دارد. از آنجا که معمولاً ساختار شبکه توزیع سیگنال ساعت، ساختار درختی از اتصالات میانی می¬باشد، بنابراین دقت مدل RLC اتصالات میانی امری ضروری جهت تعیین تاخیر ناشی از آنهاست. هدف این پروژه، تخمین دقیق تاخیر اتصالات میانی در شبکه توزیع سیگنال ساعت است. تا کنون روش¬های متفاوتی برای تعیین تاخیر در اتصالات میانی ارائه شده است. در این پایان نامه دسته بندی نسبتاً جامع و فهرست¬واری از روش¬های ارائه شده جهت محاسبه تاخیر تک خط اتصال میانی و هم¬چنین تاخیر ساختارهای درختی به همراه مزایا و معایب هر روش بیان می¬شود. در ادامه دو روش جدید برای محاسبه تاخیر در ساختارهای درختیRLC و در ساختارهای H-Tree ارائه می¬گردد. روش اول بر مبنای پیاده سازی و آموزش یک شبکه عصبی به منظور محاسبه میزان تاخیر اتصالات میانی در ساختارهای درختی RLC می¬باشد. در این روش فقط با تعیین نسبت میرایی گره خروجی ساختار و زمان صعود سیگنال ورودی، شبکه عصبی می¬تواند میزان تاخیر انتشار ساختار را به دقت تعیین نماید. در روش دوم با در نظر گرفتن مدل خط انتقال RLC توزیع شده برای هر شاخه از ساختار و هم¬چنین اثرات بارگذاری هر شاخه، یک رابطه برای تعیین تابع تبدیل کلی ساختار H-Tree و در¬نتیجه هر ساختار درختی متعادل دودویی بدست می¬آید. علاوه بر این نشان داده می¬شود که با اعمال سیگنال ورودی نمایی و بکارگیری روش تقریب مرتبه دوم برای تابع تبدیل کلی، تاخیر ساختار با دقت بسیار بالایی محاسبه می¬گردد. در انتها برای بدست آوردن تابع تبدیل مرتبه دوم هر ساختار درختی متعادل دودویی n سطحی، روابط کلی و نسبتاً جامعی ارائه می¬شود.
- Abstract
- Abstract With continuous scaling down of CMOS technology nodes for VLSI circuits, particularly DSM/VDSM technologies, delay of logic gates and local interconnects decrease. However, the delay of global and semi-global interconnects increase, so that nowadays it is dominant to the gate delay. The performance of a synchronous digital circuit highly depends on the design of its clock distribution network where is typically interconnects tree structured. Therefore very accurate interconnect models are required for evaluating its interconnections delay. The objective of this thesis is to develop accurate and efficient models for estimating the delay of interconnects of the clock distribution networks. By now, different methods have been proposed for evaluating the delay of interconnects. In this thesis, a rather complete and outlined classification of proposed methods in the literature, with their advantages and imperfections, for calculating the delay in a single line interconnect as well as the interconnect tree structures shall be introduced. Moreover, we present two new methods to calculate the propagation delay in RLC interconnect trees and H-tree clock distribution networks. First method is based on implementation and training an artificial neural network for computing the delay of interconnects in the RLC trees. In this method, by characterizing the damping factor of the output node in an RLC tree and the rise time of the input signal, the neural network can efficiently extract the delay of the RLC tree. In the second method, a general transfer function for the H-tree clock distribution networks and also for the binary balanced tree structures is derived. In this method, each interconnect branch is represented by a distributed RLC transmission line model and the loading effects are considered. Furthermore, it will be shown that the delay of the tree structures can be more accurately calculated by applying an exponential input signal and employing a second-order approximation for the general transfer function. Finally, general and rather comprehensive expressions are introduced to determine the second-order transfer function of the n-level binary balanced tree structures.
