عنوان پایان‌نامه
بررسی روشهای کاهش اثر تغییرات ساخت در عملکرد مدارهای مجتمع تکنولوژی نانو
- رشته تحصیلی
- مهندسی برق-الکترونیک-مدار وسیستم
- مقطع تحصیلی
- کارشناسی ارشد
- محل دفاع
- کتابخانه مرکزی -تالار اطلاع رسانی شماره ثبت: 38697;کتابخانه دانشکده برق و کامپیوتر شماره ثبت: E1443
- تاریخ دفاع
- ۰۷ مرداد ۱۳۸۷
- دانشجو
- مسعود رستمی
- استاد راهنما
- علی افضلی کوشا
- چکیده
- چکیده دقت دستگاه‌های ساخت افزاره‌ها همگام با کوچک‌تر شدن ابعاد ترانزیستورها بهبود نیافته‌اند. این اثر همراه با کاهش ولتاژ منبع تغذیه و ولتاژ آستانه ترانزیستورها باعث کاهش شدید بهره ساخت افزاره‌ها در تکنولوژی‌های نانو گشته است. اکنون دیگر روشهای سنتی مدل‌سازی و جبران اثرات تغییرات بین-چیپ و داخل-چیپ مانند مدل‌سازی در گوشه‌های بدترین حالت قابل استفاده نیستند و نیاز به روشهای آماری دقیقی برای افزایش کارایی طراحی به شدت احساس می‌شود. برای کاهش مساحت مدارهای مجتمع، آرایه‌های حافظه SRAM معمولا با کوچکترین طول و عرض کانال ممکن ساخته می‌شوند، که این امر باعث ازدیاد اثرات مخرب تغییرات فرآیند می‌گردد. در فصل اول این پایان‌نامه پس از بررسی مکانیسم‌های مختلف خرابی در سلول‌های حافظه تکنولوژی نانو (خطای خواندن، نوشتن، نگاه‌داری و غیره) روشی برای بهینه‌سازی بازده سلول‌های حافظه مبتنی بر FinFET ارائه می‌گردد. این روش از قابلیت تغییر دینامیکی قدرت ترانزیستور FinFET با مدوله کردن ولتاژ کانال پشتی‌اش استفاده می‌کند. با کاهش ابعاد ترانزیستورها در تکنولوژی‌ها نانو، روشهای سنتی آنالیز زمانی مدارت ترکیبی کارآیی لازمه را از دست می‌دهند. در فصل دوم این پایان‌نامه، به بررسی سه دسته کلی از روشهای نوین آنالیز زمانی مدارات دیجیتال می‌پردازیم و روش نوینی بر پایه "مرکز آماری پارامترها" برای بهینه‌سازی عرض ترانزیستورها ارائه و پیاده‌سازی می‌کنیم. این روش قابلیت مدنظر قرار دادن اثر NBTI را نیز دارد.
- Abstract
- Abstract In recent years, along with the decrease of transistors’ dimensions, the parametric variations of ICs have been increased exponentially. This has led to the dramatic yield degradation of whole process which has made the statistical design approaches mandatory. In this thesis, after the introductory chapter, we investigate different failure mechanisms of FinFET based SRAM. Then we propose a design centering scheme for optimizing the six backgate voltages of FinFET transistors to reach an optimum yield against read, write and hold failures. In the next chapter, we introduce the concept of statistical static timing analysis (SSTA) and implement a heuristic method for optimum gate sizing. This optimization is performed with the goal of reaching the minimum power preserving an acceptable level of timing yield. At the end, the effects of NBTI (Negative Bias Temperature Instability) will be successfully incorporated in the aforementioned method
