عنوان پایان‌نامه
ارزیابی عملکرد و قابلیت اطمینان NOC
- رشته تحصیلی
- مهندسی کامپیوتر-معماری کامپیوتر
- مقطع تحصیلی
- کارشناسی ارشد
- محل دفاع
- کتابخانه مرکزی -تالار اطلاع رسانی شماره ثبت: 45905;کتابخانه مرکزی پردیس 2 فنی شماره ثبت: E 1759;کتابخانه دانشکده برق و کامپیوتر شماره ثبت: E1759
- تاریخ دفاع
- ۲۷ مهر ۱۳۸۸
- دانشجو
- الناز کوپاهی
- استاد راهنما
- زین العابدین نوابی شیرازی
- چکیده
- با افزایش روزافزون پیچیدگی¬های سیستم¬های روی تراشه، ارتباطات بین منابع و هسته-های پردازشی روی تراشه با استفاده از اتصالات عمومی روی تراشه امکان¬پذیر نیست. شبکه¬ی روی تراشه راه حلی است برای به دست آوردن اهداف عملیاتی سیستم و ایجاد ارتباطات کارآ و از بین بردن مشکلات اتصالات عمومی و قابلیت اطمینان مدار. به منظور تضمین قابلیت اطمینان هر روش طراحی جدید، ارائه مکانیزم آزمون مناسب الزامی است. برای طراحی یک روش آزمون مناسب باید به ویژگی¬های مدار دیجیتال مورد نظر توجه شود. در این پایان¬نامه یک روش آزمون توکار برخط برای ساختارهای شبکه¬روی تراشه معرفی شده است این روش از زمان¬های خالی و آزاد پیوندها و مسیریاب¬ها برای آزمون آن¬ها استفاده می¬کند. با استفاده از این زمان¬ها خرابی سیستم بدون از دست دادن بسته¬های اطلاعاتی مفید تشخیص داده می¬شود. این روش آزمون توکار قسمت¬های مختلف مدار را به صورت موازی و با سرعت بیشنه¬ی مدار مورد آزمون قرار می¬دهد. روش پیشنهادی می¬تواند برای ساختارهای مختلف بدون احتیاج به امکان ارسال مجدد داده¬ها پیاده¬سازی شود. برای بررسی روش آزمون، یک شبکه توری¬شکل با استفاده از زبان توصیف سخت¬افزاری Verilog پیاده¬سازی شده است. سخت¬افزار آزمون توکار به سوئیچ¬های شبکه¬روی¬تراشه اضافه شده است. مسائل زمان¬بندی و نگاشت شرح داده شده است و تاثیر نگاشت کاربردها بر میزان استفاده از پیوندها و سوئیچ¬ها توضیح داده شده است. با استفاده از یک کاربرد معیار این زمان¬ها بررسی شده است. نشان داده شده است که یک نگاشت آزادتر، بر روی یک شبکه با ابعاد بزرگ¬تر، می¬تواند زمان¬های آزاد بیشتری، به منظور آزمون شبکه، فراهم آورد.
- Abstract
- As system-on-chip complexity scales, global on-chip interconnect cannot handle the communications among the processing cores. Network-on-chip paradigm is a solution for achieving SoC’s operational goals by using efficient communications and eliminating reliability and global wiring problems .To ensure the demanded reliability of any new design methodology, providing appropriate test mechanisms is evitable. It is important to consider the circuit properties to implement an acceptable test strategy. In this work, an online BIST method for NoC structures testing is proposed. The method uses the spare time of links and routers to test them. In this way faults can be detected in minimum time without losing useful data packets. The BIST is carried out during the normal operation of NoC and can test different parts of the circuit in parallel, at full-clock speed. The proposed idea can be applied to different switch implementations without requiring resend hardware. For examining the proposed idea, the regular NoC Switches implemented in Verilog HDL. We have implemented the proposed online BIST on NoC switches. The scheduling and mapping problem and the effect of mapping method on the link and router usage have been explained. The router and link usage extracted for a benchmark application. It has been shown that using a more-relaxed application mapping can provide more spare-time for testing the NoC parts.
