عنوان پایان‌نامه
روشهای کاهش اثرات نوسانات فرآیند در مدارهای دیجیتال فناوری نانو
- رشته تحصیلی
- مهندسی برق-الکترونیک-مدار وسیستم
- مقطع تحصیلی
- کارشناسی ارشد
- محل دفاع
- کتابخانه مرکزی -تالار اطلاع رسانی شماره ثبت: 43493;کتابخانه دانشکده برق و کامپیوتر شماره ثبت: E1663
- تاریخ دفاع
- ۲۰ بهمن ۱۳۸۸
- دانشجو
- سامان کیامهر
- استاد راهنما
- علی افضلی کوشا
- چکیده
- اثر نوسانات محیطی و فرایند روی عملکرد با پیشرفت فناوری نیمه هادی در حال افزایش است. با افزایش اندازه نوسانات فرایند اکثر تلاش های اخیر روی تکنیکهای آماری برای نوسانات فرایند چه در مرحله تحلیل و چه در مرحله بهینه سازی می باشد. در اکثر تحقیقات اخیر توزیع نرمال را برای تأخیر ارائه داده اند. اما به علت وابستگی غیر خطی تأخیر به پارامترهای نوسان فرض نرمال بودن تابع توزیع تأخیر در تکنولوژی های جدید دقت لازم را ندارد. بنا بر این در این پایان نامه ی کارشناسی ارشد، یک روش تحلیل آماری زمانی نرمال و غیر نرمال با در نظر گرفتن همبستگی فضایی و باز همگرا ارائه شده است. در این روش ما تابع توزیع نرمال و غیر نرمال تأخیر مدار را با حفظ فرم بسته بودن آن بعد از عمل جمع و بیشینه بدست می آوریم. در این روش پارامترهای اساسی آماری تابع توزیع نظیر میانگین و انحراف معیار تأخیر را بدست خواهیم آورد. از طرف دیگر ما یک روش ریاضی برای بدست آوردن واریانس بیشینه ارائه می دهیم که دقیقتر از مدل های مشابه ارائه شده است. از طرفی با پیشرفت تکنولوژی دقت مدل افزایش می یابد. از طرفی، با کوچک شدن ابعاد در افزاره های نانو، تأثیر خطاهای گذرا افزایش می یابد. به علت افزایش تعداد ترانزیستورها در ناحیه ی نانو شبیه سازی با HSPICE فرایندی زمان بر می باشد. در نتیجه مدل های ریاضی زیادی برای این خطاها ارائه شده است تا زمان اجرا کاهش یابد. مدل ریاضی که ما در اینجا ارائه می دهیم، مدلی است که در عین ساده بودن و داشتن دقت بالا، پارامترهایی نظیر دامنه ی اختلال الکتریکی و عدم تقارن زمان فرود وفراز را در نظر می گیرد. در آخر نوسانات فرایند سبب می شود که هم عرض پالس اختلال الکتریکی ورودی و هم تأخیر به صورت متغیر های تصادفی تبدیل شوند. ما در این پایان نامه یک مدل ریاضی برای بدست آوردن تابع توزیع عرض پالس اختلال خروجی با در نظر گرفتن نوسانات فرایند ارائه می دهیم. اهمیت این کار در این است که زمان محاسبات را بسیار کاهش می دهد.
- Abstract
- In nanometer region, delay estimation of circuit is difficult due to process variation. So SSTA play a key role in estimation of gate and circuit delays. To have closed form and simple expression most of recent works assume Gaussian distribution for delay distribution. But, because of non-linear dependency of delay to variation parameters assuming normal distribution for delay is not accurate enough.To solve such a problem, this thesis presents a block-based non-Gaussian SSTA method for accurate estimation of delay distributions for circuits under (within-die) process variations considering both spatial and reconvergent correlation between gate delays. In this method we consider non-normality of circuit delay keeping closed-form expressions after max operations and sum operations on variation sources. Instead of obtaining the exact delay distribution profile, statistically important parameters are obtained. Also we propose a better approximation to estimate the variance for maximum operation. It is shown that the proposed statistical model has extremely small runtime and could estimates mean and variance of circuit delay with small error (less than 10%) compared to those of the Monte-Carlo method. The accuracy of the proposed model increases as the technology shrinks. The technique is applied for the circuit delay calculation when considering the effect of channel length variation. The method can be applied when the variations of other parameters such as oxide thickness and channel width are investigated. Along with decrement in size of nanoelectronic devices, they are more prone to the effects of transient faults. Therefore, investigating the effects of such faults is of great importance. Due to high count of transistors in nanoelectronic devices, performing simulation by HSPICE is a time consuming process. Hence, several mathematical models have been proposed. However, our proposed model is simple while being more precise considering factors such as glitch amplitude and rise-fall time mismatch. In addition, process variation causes variation for glitch and gate delay. And these two parameters become random variables. In this thesis we propose a mathematical method to calculate output glitch considering process variation. Proposing such method is important because this method reduces runtime. The predictions of our model are 98% close to those of HSPICE simulation ones in average
