عنوان پایان‌نامه
تولید خودکار محرکهای ورودی در درستی یابی عملکردی سیستم های دیجیتال
- رشته تحصیلی
- مهندسی کامپیوتر-معماری کامپیوتر
- مقطع تحصیلی
- کارشناسی ارشد
- محل دفاع
- کتابخانه دانشکده برق و کامپیوتر شماره ثبت: 1401;کتابخانه مرکزی -تالار اطلاع رسانی شماره ثبت: 37406
- تاریخ دفاع
- ۲۹ بهمن ۱۳۸۶
- دانشجو
- هیوا اساسی
- استاد راهنما
- سیامک محمدی
- چکیده
- یکی از گامهای پیچیده در فرآیند طراحی، سنجش درستی عملکرد مداری است که طراحی می شود. هر چه مدارهای دیجیتال پیچیده تر می شوند، طراحی محرکهای ورودی مؤثر که در درستی‌سنجی آنها بکار می رود کاری بغرنج تر و طاقت فرساتر می شود. در این پایان نامه روش هایی برای تولید کاملاً خودکار محرکهای ورودی ارائه خوهیم کرد که این محرکها بعداً در درستی‌سنجی عمکردی بکار خواهد رفت. امروزه به صورت متداول اغلب طراحی ها و درستی سنجی آنها در سطح RTL صورت می گیرد، اما این در حالی است که مدلسازی سطح تراکنش ( TLM) راهکارهای جدیدی را برای مدلسازی سطح سیستم باروشی آسان و در عین حال نیرومند ارائه می دهد. این نوع مدلسازی در طراحی معماری برای سرعت بخشیدن به مدلسازی سیستم و پیاده سازی بطور موفقیت آمیز بکار گرفته شده است. اما با این حال تواناییش برای استفاده در درستی‌سنجی طراحی به طور موثر بکار گرفته نشده است. ما در تولید محرکها، خود را به یک سطح انتزاع محدود نکرده و سطوح مختلف و نیز ادغام سطوح را مورد بحث قرار خواهیم داد، که البته بیشتر تاکید روی سطوح انتزاع RTL و TLM و نیز اختلاطی از آن دو خواهد بود. ذکر این نکته مفید است که همانطور که از عنوان برمی آید، در این پایان نامه هدف اصلی تولید محرکهای ورودی مورد استفاده در فرایند درستی سنجی عملکردی است نه خود عمل درستی سنجی. درستی‌سنجی سیستم های VLSI بزرگ به عنوان کاری که در میان تمام مراحل چرخه طراحی بیشترین نیاز به رایانه و منابع وابسته به آن را دارد، باعث شده است که شبیه‌ساز های سخت‌افزار امروزه به عنوان مهمترین ابزار طراحی با کمک رایانه بشمار آیند. در این پایان نامه به علاوه موارد فوق، محیط درستی سنجی نوینی که هم خود فرایند درستی سنجی و هم عمل تولید خودکار محرکهای ورودی را تسهیل می کند، و نیز شبیه ساز سخت افزاری که محیط مذکور بر اساس آن پرپا می شود، معرفی خواهند شد.
- Abstract
- Abstract An intricate step in the design process is validating the functionality of a design. As digital designs are getting more complicated, manual generation of efficient input stimuli used for design verification could sometimes get very cumbersome and tedious. In this thesis we present a method for fully automatic input stimuli generation, applied in functional verification. Transaction level modeling (TLM) provides new methods for system-level modeling in an effortless and strong way. It has been successfully employed in architecture design for speeding up system modeling and development. However, its ability for design verification has not been elaborated effectively. In our effort to automatically generate the input stimuli, we have not constrained ourselves to just one level of abstraction. But we have mixed different levels of abstraction though our emphasis is on RTL and TLM levels and compound level of them. As the title suggests, the main object of this thesis is to provide methods to automatically generate the input stimuli used in functional verification of digital systems rather than verifying the functionality of the system itself. The design validation of large VLSI systems as the most computer-intensive task in the entire design cycle makes hardware simulators the most important CAD tools. In addition to the previously mentioned subject, this thesis introduces a novel verification environment which facilitates both the functional verification of digital designs and the automatic generation of input stimuli. Also a new hardware simulator which this verification environment is based on is discussed.
