عنوان پایان‌نامه
طراحی مدارات دیجیتال در ناحیه نزدیک آستانه با در نظر گرفتن نوسانات فرآیند
- رشته تحصیلی
- مهندسی برق-الکترونیک-مدار وسیستم
- مقطع تحصیلی
- کارشناسی ارشد
- محل دفاع
- کتابخانه مرکزی پردیس 2 فنی شماره ثبت: E 2402;کتابخانه مرکزی -تالار اطلاع رسانی شماره ثبت: 61228
- تاریخ دفاع
- ۲۷ آذر ۱۳۹۲
- دانشجو
- محسن جعفری
- استاد راهنما
- علی افضلی کوشا
- چکیده
- با پیشرفت تکنولوژی و کوچکتر شدن ابعاد ترانزیستورها به دلایل مختلفی مصرف توان اهمیت ویژهای پیدا کرده است. از جملهی این دلایل میتوان نیاز به سیستمهایی که با باتری کار می کنند، مشکلات مربوط به خنک کردن سطح تراشه و افزایش تعداد ترانزیستورها بر مبنای مدل مور اشاره کرد. انواع تراشههای پرمصرف در دنیای دیجیتال دارای دو بخش مهم حافظه و محاسبهگر میباشند که در کنار هم بیش از %90 سطح و توان تراشه را تشکیل میدهند. از سال 2006 تلاش برای طراحیهای دیجیتال با ولتاژ تغذیهی زیر آستانه توجه طراحان را به خود جلب کرده است. از سال 2010 روشنتر شدن مشکلات سرعت و عملکردی مدارها در این محدوده، سبب شد که توجه طراحان به نقطهای بالاتر از نقطهی کمینه انرژی معطوف شود. جایی که آن را محدودهی نزدیک آستانه می نامند. مدارهایی که در این محدوده ولتاژ عمل می کنند دارای بیش از ده برابر عملکرد بهتر از محدودهی زیرآستانه هستند و در مقایسه با ولتاژ تغذیه نامی که حدود یک ولت است بیش از 100 برابر توان مصرفی کمتری دارند. طراحیهای در این ناحیه از ولتاژ اگرچه به نوعی مصالحه بین مصرف توان و سرعت میباشند، ولی به دلیل نزدیکی به ولتاژ آستانه دارای مشکلات پایداری مخصوصا در مقابل نوسانات می باشند. در این پایان‌نامه در ابتدا به مدلسازی دقیق جریان-ولتاژ و تاخیر و انرژی ترانزیستورها در این ناحیه می پردازیم. سپس به طراحی یک سلول حافظهی SRAM با مصرف توان بسیار پایین و مقاوم در برابر نوسانات فرآیند می پردازیم . با بررسی جریان ها و ولتاژهای داخلی سلول و عملکرد بازخوری ایجاد شده از طریق جریان توانستیم این سلول را علاوه بر داشتن توان مصرفی کم و معیارهای پایداری بالا در مقابل نوسانات هم مقاوم سازیم. مقایسه با طراحی های کم توان ارائه شده در سال های اخیر مانند سلول کم توان ده ترانزیستوره (LP10T) نشان از %3 بهبود توان مصرفی و %5 بهبود SNM خواندن می دهد. آنچه شایان توجه است بهبود %120 SNM نگه داری و %14حاشیه نوشتن نسبت به سلول LP10T در محدودهی نزدیک آستانه است. همچنین منحنیهای توان و SNM سلول طراحی شده با بررسی نوسانات فرآیند نشان می دهد که این سلول میتواند تا حد نسبتا بهتری در نزدیکی آستانه مشکلات ایجاد شده ناشی از نوسانات را جبران کند. این سلول همچنین بر خلاف سلولهای کم توان ده ترانزیستوره تنها از 8 ترانزیستور ساخته شده است که توانسته مساحت بخش حافظه در تراشه ها را هم حدوداً بیش از%20 کاهش دهد. سپس به کمک مدل های به دست آمدهی جریان-ولتاژ، انرژی و تاخیر و با در نظر گرفتن مشکلات خاصی که در فناوری های زیر 32نانومتر برای ترانزیستورها ایجاد شده مانند اثر معکوس عرض نازک برای ترانزیستورهای CMOS به طراحی سلول استاندارد مناسب برای کارکرد در محدودهی نزدیک آستانه می پردازیم. با تعریف ED2 به عنوان معیار مطلوبیت برای سلولهای استاندارد بر مبنای کارهای پیشین می توانیم این معیار را حدقل %10 و حداکثر %60 بهبود دهیم. این سلول علاوه بر مصرف توان دارای مقاومت بیشتری در مقابل نوسانات است. همچنین به دلیل روابط خاص عرض ترانزیستورها با مشخصهی جریان-ولتاژ و نیز ارتباط نمایی آن با ولتاژ آستانه در این ناحیه، می توانیم مساحت را نیز %28 بهبود دهیم. با پیاده سازی نمونههای آزمایشی مرجع به کمک سلول استاندارد طراحی شده، به طور عملی مشاهده شد که این سلول در طراحی های مدارهای بزرگتر هم حداقل سبب حداقل 40 درصد کاهش توان مصرفی در سرعت یکسان میشود.
- Abstract
- Power consumption is getting more important by improvement of technology and reduction of the transistor sizes due to several reasons. Battery- consuming systems, Chip-cooling and increased numbers of transistors based on Moore’s law are some of these reasons. Different types of power hungry ICs consist of two main parts: memory and processor. These two parts consume more than 90% of total chip area and power. Digital design in subthreshold has been well noticed by designers from 2006. The performance and functional degradations in this region make the designer to consider supply voltage higher than subthreshold region which is named Near-threshold region. The near threshold designs have performance 10 times higher than subthreshold designs and 100 times lower power dissipation compared to nominal supply voltage which is 1 V. Designs in this region benefit from best trade-off between power and performance, however, they suffer from stability problems especially due to process variations. First, the accurate I-V, power and delay modeling of transistors for near threshold region will be done in this thesis. Second, a new SRAM cell with very low power consumption and resilient in front of variation will be proposed by considering interior current, voltage and feedback mechanism. This cell has 3% lower power consumption and 5% higher SNM compared to LP10T which is a low power SRAM cell developed recently. The higher 120% (14%) hold SNM(write margin) compare to LP10T is really remarkable in this design. Butterfly diagram and power distribution show the better stability of the proposed cell in front of variation especially in near threshold region. Lower number of transistors (8 compared to 10 in LP10T) reduces the area occupied by each cell about 20%. Finally, a novel standard cell library is characterized in this region by considering special problems for sub 32nm technologies such as Inverse Narrow Width Effect. Using ED2 as a figure of merit for standard cells shows a minimum and maximum of 10% and 60% improvement in proposed standard cell. The cells have lower power consumption and higher stability in front of variation. The area is reduced about 28% due to relationship between transistors’ width, I-V curves and threshold voltage. Using this cells in bigger design shows at least 40% improvement in power consumption.
