عنوان پایان‌نامه
طراحی مبدلهای آنالوگ به دیجیتال پایپ لاین مبتنی بر مقایسه گر با توان مصرفی پائین
- رشته تحصیلی
- مهندسی برق-الکترونیک-مدار وسیستم
- مقطع تحصیلی
- کارشناسی ارشد
- محل دفاع
- کتابخانه مرکزی پردیس 2 فنی شماره ثبت: E 2692;کتابخانه مرکزی -تالار اطلاع رسانی شماره ثبت: 68893
- تاریخ دفاع
- ۱۹ آبان ۱۳۹۲
- دانشجو
- مسعود پاشائی فر
- استاد راهنما
- شاهین جعفرآبادی آشتیانی
- چکیده
- ساختارهای مبتنی بر مقایسه گر از دیر باز در پیاده سازی مبدل¬های آنالوگ-به-دیجیتال به کار می روند. ساختارهایی مانند SAR، FLASH، شیب واحد و شیب چندگانه از این جمله مبدل ها هستند که با توجه به فرکانس نمونه برداری و دقت آن ها، کاربردهای خاص خود را داشته اند. اشتراک این ساختارها، عدم استفاده از تقویت کننده ی عملیاتی در آن ها است که این موضوع باعث توجه هرچه بیشتر طراحان مبدل های آنالوگ-به-دیجیتال در تکنولوژی های جدید شده است. در این تحقیق ابتدا مبدل های پایپ لاین مبتنی بر مقایسه گر که در سال های اخیر به آن پرداخته شده است، مورد بررسی قرار گرفته است. به دلیل اهمیت مقایسه گر در عملکرد و توان مصرفی این ساختارها و لزوم انجام محاسبات کاربردی در طراحی این مقایسه¬گر، به بررسی عملکرد مقایسه گر با هدف رسیدن به روابط ساده برای طراحی پرداخته شده است. در این بررسی ابتدا دو روش برای تشخیص مرز ناحیه وارونگی قوی در ترانزیستور ارائه می شود و سپس این مرز به عنوان نقطه ی بایاس بهینه در طراحی مقایسه گر استفاده شده است. در این تحقیق همچنین روش جدید برای تولید باقیمانده در مبدل های پایپ لاین، با نام تولید باقیمانده ی تاشده ارائه شده است. در این روش از نگاشت زمانی برای ارتباط ورودی با باقیمانده ی هر طبقه استفاده می شود. بر مبنای این روش، مبدل پایپ لاین مبتنی بر تولید باقیمانده ی تاشده پیشنهاد گردیده است و استفاده از آن باعث کاهش چشمگیر توان مصرفی و مساحت مورد نیاز شده است. در این کار یک مبدل 8-بیتی 20MS/s در تکنولوژی 90nm با 7.4bit ENOB و توان مصرفی 240uW طراحی و شبیه سازی شده است. در مجموع، توان مصرفی کم، مساحت مناسب، دقت متوسط و از همه مهمتر سازگاری با تکنولوژی های جدید از ویژگی های مهم این مبدل است. کلمات کلیدی: مبدل های آنالوگ به دیجیتال، مبدل مبتنی بر مقایسه¬گر، کوانتیزاسیون مبتنی بر زمان، مبدل شیب واحد، مبدل مبتنی بر باقیمانده ی تاشده.
- Abstract
- The comparator-based architectures are conventionally used in the implementation of the analog-to-digital converters (ADCs). SAR, Flash, single-slope, and multi-slope ADCs are classified in comparator-based group, each having its special application according to its sample rate and precision. Operating with an amplifier-less architecture is the main advantage of these ADCs which makes them suitable to be implemented in scaled technologies. In this research, first a survey is given on recently proposed comparator-based pipelined ADCs in literature. Due to importance of the comparator in operation and power consumption of comparator-based ADCs the comparator design methodology should be investigated. Therefore, an equation is proposed to estimate the compromise between the delay and power consumption of the comparator. To do so, two methods for determining the boundary of the strong inversion region of the transistors are proposed. Then, this boundary is used as optimum bias point in designing the comparator. In addition, a novel circuit is proposed for pipelining of single-slope ADCs. A new input-to-residue transfer function (TF), called folded residue ampli?cation TF, is proposed for implementing this structure. The proposed structure enables the use of single-slope sub-ADCs in low-power, small-area pipelined structures. The gain of each stage is provided by current mirrors. Based on proposed structure, an 8-bit 20-MS/s fully-differential folded residue ampli?cation based pipelined ADC is designed and simulated in a 90 nm CMOS technology. Calculated ENOB is 7.4-bit with 240uW power consumption. In general, low power consumption, small area, medium resolution, and most importantly, compatibility with scaling of technology are important advantages of proposed ADC. Keywords: Analog-to-Digital Converters, Comparator based ADC, Time-base quantization, Single-slope ADC, Folded residue amplification based ADC.
