عنوان پایان‌نامه
بررسی ؛ مدل سازی و آزمون خطاهای ناشی از اتصالات میانی در نانو سیستم ها
- رشته تحصیلی
- مهندسی برق-الکترونیک-مدار وسیستم
- مقطع تحصیلی
- کارشناسی ارشد
- محل دفاع
- کتابخانه مرکزی پردیس 2 فنی شماره ثبت: E 2314;کتابخانه مرکزی -تالار اطلاع رسانی شماره ثبت: 59617
- تاریخ دفاع
- ۲۰ شهریور ۱۳۹۲
- دانشجو
- مرضیه محمدی جورکویه
- استاد راهنما
- زین العابدین نوابی شیرازی, ناصر معصومی
- چکیده
- در محدوده نانومتر، تأخیر ناشی از اتصالات میانی بر تأخیر ناشی از گیت ها چیره می گردد. با پیشرفت در تکنولوژی نیمه هادی ها و با کاهش اندازه، تعداد هسته ها و در نتیجه تراکم خطوط اتصالات میانی روی تراشه به سرعت افزایش می یابد. این تراکم بالا طراحان سیستم را قادر به طراحی مدارهای یکپارچه پیچیده تر با کارکردهای گسترده تر ساخته است. از طرفی، این مسئله مشکلاتی را به دنبال خواهد داشت. با افزایش فرکانس، طول و نسبت طول به عرض اتصالات میانی و کاهش فاصله بین سیم ها، خازن های تزویج افزایش یافته و مشکلات یکپارچگی سیگنال و هم شنوایی بین خطوط مهم می شود. بسته به قدرت های تحریک، اثرات پارازیتی بین اتصالات میانی و زمان های کلیدزنی سیگنال ها، مشکلات یکپارچگی سیگنال مختلفی ممکن است رخ دهد، که عبارتند از: بالازدگی، پایین زدگی، پالس خطای کوتاه و تأخیر یا تسریع بیش از حد مجاز سیگنال. بنابراین، در تکنولوژی های امروزی، مسئله آزمون اتصالات میانی، بخش عظیمی از چالش های آزمون و عیب یابی و رفع خطا را به خود اختصاص می دهد. هدف این پایان نامه، بررسی و دسته بندی، مدل سازی و در نهایت، آزمون خطاهای ناشی از اتصالات میانی می باشد. به این منظور در ابتدا خطاهای مطرح در زمینه آزمون اتصالات میانی مورد مطالعه و دسته بندی قرار گرفته اند. سپس به منظور بررسی مدل سازی خطای هم شنوایی در اتصالات میانی، شبیه سازی های HSpice بر روی ساختارهای مختلف انجام شده است. در ادامه نیز با هدف آزمون خطاهای ناشی از اتصالات میانی، مداری برای تولید الگوهای آزمون مدل خطای یکپارچگی سیگنال غالب بیشینه (MDSI) و همچنین، مداری به منظور بررسی و فشرده سازی پاسخ های آزمون، پیشنهاد شده، که با اندکی اصلاحات، امکان تعبیه کردن این مدارها در ساختار پویش مرزی استاندارد (IEEE-1149.1)، برای آزمون خطوط بین هسته ای، وجود خواهد داشت. در نهایت، ساختار پیشنهاد شده، برای آزمون اتصالات میانی درون هسته ای، اصلاح شده و در ساختار پویش استاندارد IEEE-1687 گنجانده شده است. نتایج به دست آمده از سنتز ساختار پویش مرزی اصلاح شده، حاکی از سربار سخت افزاری قابل قبولی نسبت به ساختار استاندارد بوده، که هزینه دستیابی به الگوهای آزمون با بالاترین کیفیت (الگوهای MDSI) تلقی می گردند. از نتایج به دست آمده دیده شده است که هرچه ساختار مدار منطقی داخل هسته ها پیچیده و گسترده تر باشد، که در مدارهای نانوسیستم های امروزی چنین شرایطی حاکم است، این سربار سخت افزاری ناچیزتر می گردد.
- Abstract
- In technologies at the nanometer range, interconnect-induced delays become at least as significant as, or even more important than gate delays. With progresses in technology of semiconductors and as the feature size of the technology shrinks, the number of cores and consequently the density of interconnect lines on chips are growing rapidly. This great density enables the designers to present more complex integrated circuits, with much more extended functionalities. On the other hand, this would render some disadvantages. Increase in frequency, length and aspect ratio of interconnects, and decrease in the distance between the wires result in the growth of coupling capacitances and thereby, signal integrity and crosstalk faults become an important issue. Different signal integrity problems may arise, depending on the driving power, parasitic effects between the lines, and signal switching times. These problems include overshoot, undershoot, glitch, delay and speed-up. Therefore, in today’s technologies, interconnect testing has become a major challenge. In this research, the objective is to analyze and classify, model, and test interconnect-induced faults. For this purpose, as the first step, different interconnect faults have been studied and classified. Afterwards, in order to study interconnect crosstalk faults, some HSpice simulations have been carried out over different structures. Then, with the goal of interconnect fault testing, a circuit for generating MDSI test patterns and also a circuit for test response analysis and compression, have been proposed. These proposed circuits can be embedded in IEEE 1149.1 boundary scan standard, to test inter-core lines. Finally, the proposed architecture has been modified and embedded in IEEE 1687 Standard to test intra-core interconnects. The obtained synthesis results indicate an acceptable additional hardware over the standard boundary scan architecture, which is the expense of the high quality test patterns (MDSI patterns). The results show that by increase in the complexity of the cores internal logics, hardware overhead will be negligible.
