عنوان پایان‌نامه
بررسی تغییر پذیری پارامترهای فرایند ساخت و محیطی در شبکه روی تراشه ناهمگام سراسری و همگام محلی با رویکرد توان مصرفی و تاخیر
- رشته تحصیلی
- مهندسی کامپیوتر-معماری کامپیوتر
- مقطع تحصیلی
- کارشناسی ارشد
- محل دفاع
- کتابخانه مرکزی پردیس 2 فنی شماره ثبت: E 2336;کتابخانه مرکزی -تالار اطلاع رسانی شماره ثبت: 60159
- تاریخ دفاع
- ۱۷ شهریور ۱۳۹۲
- دانشجو
- محمد میرزایی
- استاد راهنما
- سیامک محمدی
- چکیده
- با پیشرفت فناوری، در طی مراحل ساخت نیمه هادی، عواملی ¬چون لیتوگرافی، زدایش شیمیایی-مکانیکی و نقص لنز موجب ایجاد تغییراتی در پارامترهای ترانزیستور و اتصالات میانی میشود. این تغییرات فیزیکی منجر به تغییراتی در مشخصه الکتریکی ترانزیستور نظیر جریان، ولتاژ آستانه و خازن گیت ترانزیستور میگردد. در نتیجه استفاده از این ترانزیستور در یک مدار، موجب ایجاد تغییراتی در توان، تاخیر و کارایی آن مدار میگردد. با توجه به تعداد هسته های بالا در تراشه‌های چندپردازنده‌ای استفاده از گذرگاه و شبکه تقاطع دارای مشکل مقیاس پذیری بوده و از این رو امروزه در این پردازنده ها، برای ارتباط هسته ها از شبکه روی تراشه استفاده میگردد. وجود تغییرپذیری در شبکه روی تراشه میتواند موجب نوسان در بسامد آن شده و از این رو کارایی آن کاهش یابد. به منظور کاهش اثرات این مشکل، استفاده از شبکه روی تراشه ناهمگام سراسری همگام محلی راهکار مناسبی است اما وجود تغییرپذیری در این شبکه ها نیز میتواند موجب کاهش کارایی گردد. در اکثر تحقیقات اخیر، مسئله تغییرپذیری برای مدارهای همگام مورد ارزیابی قرار گرفته است و راهکارهایی برای مقابله با آن ارائه شده است ولی برای مدارهای ناهمگام، تغییرپذیری کمتر بررسی شده است. در این پایان نامه اثرات تغییرپذیری های ساخت و محیطی روی یک شبکه روی تراشه ناهمگام سراسری همگام محلی دارای مسیریاب ناهمگام مورد ارزیابی قرار گرفته و راهکارهایی در سطح گیت ارائه شده اند که علاوه بر کاهش تغییرپذیری توان، موجب کاهش توان مصرفی نیز میگردند. برای ارزیابی اثرات تغییرپذیری شبکه روی تراشه ناهمگام سراسری همگام محلی، با استفاده از اسپایس آن را در سطح گیت توصیف نموده ایم و یک الگوریتم آگاه از تغییرپذیری به آن افزوده شده تا پارامترهای طراحی مدارهای دیجیتال همانند ولتاژ تغذیه، ولتاژ آستانه، طول و پهنای ترانزیستور را به گونه ای در نظر بگیریم که دارای کمترین میزان تغییرپذیری باشند. با استفاده از این الگوریتم، سه روش برای کاهش تغییرپذیری ارائه شده است. علاوه بر الگوریتم پیشنهادی، دو روش دیگر که مبتنی بر بهینه سازی گیتهای پایه در برابر تغییرپذیری میباشند؛ نیز در این پایان نامه ارائه شده است. با توجه به شبیه سازیهای مونت کارلو انجام شده در اسپایس، روشهای پیشنهادی برای محک های مسیریاب ناهمگام، شبکه 4×4 با ترافیک واقعی PARSEC و ISCAS85 موجب کاهش توان و تغییرپذیری آن میگردند.
- Abstract
- In submicron technology, during the fabrication process factors like lithography and lens defect can change some physical parameters of transistors and interconnects. This change can modify transistor electrical characteristics such as current, threshold voltage and gate capacitance, and thus it causes variation in power, delay and performance of the circuit. Process variation has become one of designer’s challenges to the point that in below 45nm technology it is considered as the most important issue in reliability. As the number of cores in chip multiprocessors (CMP) increases, bus and crossbar due to their non-scalability could no longer be used. Network-on-Chips (NoC) provide a suitable communication infrastructure. Variability in NoCs causes frequency fluctuation and thus reduces its performance. One of the solutions to alleviate this problem is to use Globally Asynchronous Locally Synchronous NoC (GALS-NoC). However, in presence of variation GALS-NoC can also cause performance reduction. In the most recent studies, the variability for synchronous circuits has been analyzed and some approaches are provided; however for asynchronous circuits, little work has been done. We evaluate process and environment variations on a GALS-NoC including its asynchronous router in 32nm technology using PTM library. The impacts of parameters such as supply voltage, temperature, threshold voltage, gate oxide thickness, and transistors width and length are analyzed. We propose a variation-aware algorithm at the gate level, which gives the designer the means to choose suitable values of parameters that cause power consumption and variation reduction. Using this algorithm, we then propose three approaches, namely variation-aware transistor sizing, variation-aware dual-Vdd and variation-aware dual-Vth, all of which improve power and variability. In addition, by applying Stacking and Parallelism approaches on the basic gates, we improve them in terms of variation. Based on Monte Carlo simulation with HSPICE simulator, proposed approaches reduce power and variability for an asynchronous router, a 4x4 network on chip with blackscholes traffic of PARSEC and C432 circuit of ISCAS85 benchmark.
