عنوان پایان‌نامه
زمانبندی وظایف در سیستم های چند پردازنده ای با ملاحظات قابلیت اطمینان
- رشته تحصیلی
- مهندسی کامپیوتر-معماری کامپیوتر
- مقطع تحصیلی
- کارشناسی ارشد
- محل دفاع
- کتابخانه مرکزی پردیس 2 فنی شماره ثبت: E 2897;کتابخانه مرکزی -تالار اطلاع رسانی شماره ثبت: 73414;کتابخانه مرکزی پردیس 2 فنی شماره ثبت: E 2897;کتابخانه مرکزی -تالار اطلاع رسانی شماره ثبت: 73414
- تاریخ دفاع
- ۲۰ شهریور ۱۳۹۲
- دانشجو
- هدی مهدیانی
- استاد راهنما
- سعید صفری, مصطفی ارسالی صالحی نسب
- چکیده
- پردازنده‌های نهفته مهمترین بخش در ساختار سیستم‌‌‌‌‌‌‌‌‌‌‌‌‌‌‌‌‌‌‌‌‌‌‌‌‌‌‌‌‌‌‌‌‌‌‌‌‌‌های نهفته به شمار می آیند و افزایش تحمل پذیری در برابر خطا و کاهش سطح آسیب‌پذیری از جمله اهداف ضروری در طراحی آن‌ها به شمار می روند، از این رو اندازه گیری و توانایی تجزیه و تحلیل این معیارها در روند طراحی از اهمیت ویژه ای برخوردار است. این پژوهش در راستای ارزیابی قابلیت اطمینان مدارهای دیجیتالی پیچیده یک بستره ی کاری سریع، دقیق و انعطاف پذیر را به منظور اندازه گیری میزان آسیب‌پذیری معماری با بهره گیری از روش تقلید اشکال مبتنی بر FPGA معرفی می نماید. از آن جا که خطاهای نرم مهمترین عامل کاهش قابلیت اطمینان در سیستم‌‌‌‌‌‌‌‌‌‌‌‌‌‌‌‌‌‌‌‌‌‌‌‌‌‌‌‌‌‌‌‌‌‌‌‌‌‌ها محسوب می‌شوند در این بستر کاری توانایی تزریق انواع مختلف اشکال از جمله اشکال‌های گذرا با استفاده از روش تجهیز خودکار نت لیست پس از سنتز مدار فراهم شده است که میزان بالایی از قابلیت کنترل و مشاهده را در دسترس قرار می‌دهد. به منظور ارزیابی کارایی بستر کاری پیاده سازی شده معماری پردازنده یMIPS مورد بررسی قرار گرفته و مکانیزم‌های مدیریت تقلید اشکال فراگیر و تصادفی در جهت دستیابی به موازنه ای میان دقت و سرعت در ارایه‌ی نتایج و تحلیل‌های مربوط به آسیب‌پذیری بخش‌های مختلف پردازنده مورد آزمون قرار گرفتند. نتایج به دست آمده نشان می‌دهد هرچند استفاده از روش ارایه شده همچون سایر روش‌های مبتنی بر تجهیز میزان بهره وری از FPGA را کاهش می‌دهد اما علاوه بر فراهم ساختن دقت بالا تسریعی بیشتر از هفت مرتبه‌ی بزرگی را در مقایسه با روش‌های مبتنی بر شبیه سازی موجب می‌شود. همچنین به منظور نشان دادن کاربردی از بستر کاری پیشنهادی، الگوریتمی جهت تخصیص وظایف به پردازنده‌ها در یک سیستم چند پردازنده‌ای همگن با آگاهی از قابلیت اطمینان آن‌ها ارایه شده است که بر اساس میزان آسیب‌پذیری، وظایف را در مدهای عملیاتی متفاوتی بر روی پردازنده‌ها اجرا می‌کند. به منظور ارزیابی الگوریتم پارامترهای واقعی و دقیق استخراج شده توسط بستر سخت افزاری تحلیل آسیب‌پذیری معماری ، مورد استفاده قرار گرفته ومجموعه حالت‌های زمان اجرا و بهره وری از پردازنده‌ها به ازای حالت‌های مختلف پیکر بندی الگوریتم در سیستم مورد کاوش قرار گرفتند.
- Abstract
- Reliability as well as correctness of operations are significant considerations in the design and verification of modern computer systems and advanced microprocessors. While on the other hand, soft errors are among the most effective factors in reducing system reliability. AVF analysis of a digital VLSI chip is very important for understanding the behavior of the sytem in terms of reliability and fault masking capabilities. This research presents a fast, accurate, and flexible FPGA-based fault emulation platform, namely FARAVAM that can be exploited for AVF analysis in modern microprocessors. The proposed approach provides fault injection capabilities supporting automatic modification of post synthesis net-lists and introduces a highly controllable and observable transient fault analysis environment. The presented vulnerability analysis platform using both exhaustive and random fault emulation approaches provides useful information for identifying areas threatening reliability to make processors more fault tolerant. We applied our platform for extracting the best trade-offs between precision and speed up in vulnerability analysis of MIPS processor. The experimental results indicate that in addition to having high precision we obtain about seven orders of magnitude speed up in comparison with simulation based vulnerability analysis techniques. Also In order to illustrate the applicability of our platform, we have developed a reliability-aware task scheduling algorithm for homogeneous multicore systems based on the actual and precise vulnerability information provided by the proposed platform. Based on this algorithm, tasks are executed in different operational modes on system cores according to their execution vulnerability and some parameters like performance per core and CPU utilization were explored for different configurations of the algorithm. Keywords: Reliability, Soft Error, Vulnerability Analysis, Fault Modeling and Emulation, Field-programmable gate array , Embedded Processors, Task Scheduling, Multicore Systems, FPGAs
