عنوان پایان‌نامه
بررسی و ارائه راهکارهای کاهش توان مصرفی در طراحی پردازنده های با مجموعه دستورات خاص منظوره
- رشته تحصیلی
- مهندسی کامپیوتر-معماری کامپیوتر
- مقطع تحصیلی
- کارشناسی ارشد
- محل دفاع
- کتابخانه پردیس 2 فنی شماره ثبت: E 2108;کتابخانه مرکزی -تالار اطلاع رسانی شماره ثبت: 54481
- تاریخ دفاع
- ۰۵ مهر ۱۳۹۱
- دانشجو
- نوشین بهبودی
- استاد راهنما
- علی افضلی کوشا
- چکیده
- پردازنده‌های خاص منظوره، یک مصالحه¬ی مناسب بین کارایی، انعطاف¬پذیری و توان مصرفی فراهم آورده و در جایگاهی بین پردازنده‌های عام منظوره و مدارهای مجتمع خاص منظوره قرار می‌گیرند. هدف اصلی بیشتر پژوهش‌های انجام شده در رابطه با پردازنده‌های خاص منظوره، انتخاب بهتر دستورات به منظور افزایش کارایی بوده است. اگرچه مقیاس کردن فن‌آوری سبب افزایش تعداد ترانزیستورها در تراشه و بهبود عملکرد آن شده است، اما هزینه‌هایی از قبیل افزایش توان مصرفی و به ویژه توان نشتی را به همراه داشته است. امروزه طراحان سیستم‌های نهفته تلاش می‌کنند تا با ارائه روش‌های مختلف در سطوح مختلف طراحی، توان مصرفی این سیستم‌ها را کاهش دهند. در این پایان‌نامه سه روش متفاوت در دو سطح معماری و مدار برای کاهش توان در طراحی پردازنده‌های خاص منظوره ارائه شده است. در روش اول در سطح معماری، با در نظر گرفتن اندازه حافظه نهان در کاوش فضای طراحی پس از انتخاب دستورالعمل‌های اختصاصی، توانسته‌ایم با حفظ کارایی موجود، توان پویا را به طور متوسط 28% کاهش دهیم. در روش دوم در سطح مدار، به پیاده‌سازی دستورالعمل‌های اختصاصی با استفاده از ولتاژ آستانه چندگانه پرداخته‌ایم. مسئله استفاده از چندین ولتاژ آستانه را با الگوریتم اجتماع ذرات مدل کرده و به طور متوسط 35% بهبود در توان نشتی به دست آوردیم. برای بررسی صحت عملکرد الگوریتم پیشنهاد شده، یک الگوریتم فراگیر ارائه کرده و با حفظ کارایی موجود، انرژی ایستا را به طور متوسط به میزان 37% کاهش دادیم. در روش سوم در سطح مدار، تعدادی از دستورالعمل‌های اختصاصی را انتخاب کرده و منبع تغذیه‌شان را گیت کرده‌ایم. این انتخاب با استفاده از الگوریتم کوله پشتی و بر اساس محدودیت تأخیر و مساحت هر یک از دستورالعمل‌ها انجام گرفته است. با انجام این روش، با متحمل شدن سربار قابل تحمل مساحت، توانسته‌ایم توان نشتی را به طور متوسط به میزان 22% کاهش دهیم.
- Abstract
- By increasing the complexity of the embedded systems, many research studies have been done to establish a balance between flexibility, customization, and performance of this kind of systems. Application Specific Instruction-Set Processor (ASIP) can provide a solution which is much more flexible than ASICs and much more efficient than standard processors in terms of performance and power consumption. A fair amount of previous research studies have been focused on better selection of custom instructions to improve the system performance. However, technology scaling has delivered significant increase in transistor density and circuit performance which results in some issues in embedded system designs such as high power consumption especially leakage power. In general, power reduction mechanisms can be implemented at different levels of design abstraction: system, architectural, gate, circuit and the technology level. In this dissertation, we present three different methods to reduce power consumption of ASIPs, at the architecture level and circuit level. In the first method at the architecture level, after custom instruction selection phase, the size of the instruction cache is explored to find the efficient cache size where its power consumption is minimal. Our study shows this method is able to reduce the power consumption about 28% without decreasing the speed up of the extensible processor. The second method decreases the power consumption of the Custom Functional Units (CFUs) by applying a multi-threshold voltage technique. To find the best threshold voltage, a solution based on the Particle Swarm Optimization (PSO) algorithm is proposed which results in 35% leakage power reduction. Also, the optimality of the proposed solution is verified with a brute-force algorithm. This algorithm reduced leakage power to an average of 37%. In the third method to reduce the dynamic and leakage power of the selected CIs, a technique based on the power gating is proposed. In this method, the powers of the selected CIs are gated without losing performance. The method selects custom instructions to be power gated based on their timing slack and area overhead. By incurring some tolerable area overhead, the leakage power is reduced about 22%.
