عنوان پایان‌نامه
بهینه سازی تست همزمان BIST در سطح تبادل داده در SOC ها
- رشته تحصیلی
- مهندسی کامپیوتر-معماری کامپیوتر
- مقطع تحصیلی
- کارشناسی ارشد
- محل دفاع
- کتابخانه مرکزی -تالار اطلاع رسانی شماره ثبت: 42910;کتابخانه مرکزی پردیس 2 فنی شماره ثبت: E 1638
- تاریخ دفاع
- ۲۰ مهر ۱۳۸۸
- دانشجو
- محمد هاشم حق بیان
- استاد راهنما
- زین العابدین نوابی شیرازی, سیدامید فاطمی
- چکیده
- چکیده با گسترش روز افزون حجم تراشه های دیجیتال، زمینه برای بروز خطا در مراحل مختلف ساخت تراشه‌های دیجیتال وسیعتر شده و در نتیجه، احتمال بروز خطا برای تراشه های در دست ساخت به سرعت افزایش یافته است. از اینرو، نیاز به روش های دارای سرعت بالا در خطایابی برای آزمون سریع مدارهای دیجیتال روز به روز افزونی می‌یابد. همچنین، روند رو به رشد انتزاعی‌تر شدن طراحی مدارات دیجیتال به سمتی است که طراحی را از سطح انتقال ثبات (Register Transfer Logic) به سطوح بالاتر نظیر سطح تراکنش (Transaction Level Modeling) سوق داده شده است. با انتزاعی‌تر شدن زبان‌های طراحی سخت افزار، روند طراحی به سمت استفاده از ماژول‌های پیش‌ساخته و برقراری ارتباط میان این ماژول‌ها در سطح تراشه خواهد رفت. این امر منطبق با ظهور مفاهیمی نظیر سیستم بر روی تراشه (System on Chip) و شبکه بر روی تراشه (Network on Chip) است. در این روند، اگرچه طراحی به گونه‌ای آسان می‌شود ولی به نوعی از قابلیت بهینه بودن کل سیستم ،چه از نظر زمانی و چه از نظر تعداد گیت ها، کاسته می‌گردد و از سوی دیگر پیچیدگی کانال‌های ارتباطی میان ماژول‌ها و تنوع خصوصیات آنها افزایش می‌یابد. در نتیجه از یک طرف نیاز به روش‌هایی برای آزمون ماژول‌های یک سیستم بر روی تراشه احساس می‌گردد و از سوی دیگر نیاز به روش‌هایی برای آزمون کانال های ارتباطی میان ماژول‌ها به وجود می‌آید. یکی از روش هایی که می‌توان برای آزمون مدارات دیجیتال استفاده کرد، بکارگیری معماری‌های داخلی‌ای برای سیستم است تا سیستم به گونه‌ای بدون نیاز به روش‌های بیرونی بتواند آزمون مدارات درونی‌اش را انجام دهد که به این روش در اصطلاح، روش آزمون خودکار توکار BIST (Built In Self Test) گفته می‌شود. در این پایان نامه سعی شده است تا با ارائه‌ی معماری خاص برای یک SoC و الگوریتم‌های مرتبط با این معماری، روشی برای آزمون اجزای داخلی گذرگاه و ماژول‌های SoC ارائه شود، به گونه‌ای که زمان آزمون اجزای گذرگاه و ماژول‌ها تا حد ممکن بهینه باشد. در معماری ارائه شده حتی الامکان سعی شده است تا از روش‌های BIST همزمان، هم برای ماژول‌های درونی SoC و هم برای ماژول‌های میانی گذرگاه و اتصالات میان ماژول‌ها در گذرگاه، استفاده شود. برای آزمون اتصالات میانی گذرگاه از معماری BIST و آزمون عملیاتی به طور سلسله مراتبی (Hierarchical Functional Testing) استفاده شده است و برای آزمون ماژول‌ها از روش آزمون همزمان تلفیقی (Hybrid BIST) با بکارگیری معماری BIST برای هر ماژول استفاده شده است. بر طبق نتایج بدست آمده از روش‌های ارائه شده، زمان آزمون ماژول‌ها در مقایسه با روش‌های قبلی ارائه شده به میزان قابل توجهی (تقریبا 20 درصد) کاهش پیدا کرده است. همچنین بکارگیری الگوریتمی برای آزمون اتصالات و اجزای گذرگاه باعث کاهش زمان آزمون و افزایش میزان قابلیت درستی SoC گردیده است.
- Abstract
- Abstract By the increase in the complexity of SoC designs and interconnections, user defined logics, and the number of cores in SoCs, achieving a reasonable test time for both SoC core testing and bus testing become very important. On the other hand, by the emergence of high level hardware description languages, like Transaction Level Modeling (TLM) HDLs, and complexity of the internal channels between cores, testing interconnections and bus components becomes essential. Therefore, different approaches have been used to reduce the total SoC test application time, such as allocating optimal test access mechanisms and test scheduling algorithms for testing cores. One of the most important factors to improve test application time in SoC testing (including bus testing and core testing) is a suitable test scheduling algorithm based on appropriate test architectures. In this thesis, we present an architecture and corresponding algorithm to test a bus in an SoC design. In our test methodology we use hierarchical functional testing to test all available components in a bus except cores of the SoC as fast as possible. According to the proposed method in this paper, for testing the bus, first small components and wires are tested and after that, higher level operations of the bus (like burst transfers) will be tested. For each step of bus testing, an architecture is proposed. The proposed method is used for testing a real SoC as the experimental result. In addition, this thesis presents a novel approach to minimize SoC test time using combination of pseudorandom test patterns and deterministic test patterns based on a hybrid BIST architecture for each core. For test scheduling, a concurrent method considering peak power upper bound is used. A test scheduling graph (instead of rectangular packing scheme) is presented for modeling concurrent hybrid BIST test scheduling. Furthermore, a heuristic is proposed for selecting cores to be tested concurrently and the order of applying sequences of test patterns to each core. Experimental results show that the proposed heuristics for both selecting groups of cores to be tested concurrently during the SoC test process, and determining the amount of deterministic test patterns and pseudo random test patterns for each core, give us an applicable and simple method for SoC testing compared with existing methods.
