عنوان پایان‌نامه
طراحی و بهینه سازی توان جعبه سوئیچ های FPGA در تکنولوژی های نانو
- رشته تحصیلی
- مهندسی برق-الکترونیک-مدار وسیستم
- مقطع تحصیلی
- کارشناسی ارشد
- محل دفاع
- کتابخانه پردیس 2 فنی شماره ثبت: E 2112;کتابخانه مرکزی -تالار اطلاع رسانی شماره ثبت: 54585
- تاریخ دفاع
- ۰۲ مهر ۱۳۹۱
- دانشجو
- جواد سلطانی صوفیانی
- استاد راهنما
- ناصر معصومی
- چکیده
- استفاده از تعداد انبوهی از اتصالات میانی سرتاسری در FPGAهای امروزی موجب افزایش تأخیر، توان مصرفی و سطح تراشه در مقایسه با تراشه¬های ASIC می¬شود. استفاده از فناوری سه بعدی یک راه¬حل مناسب برای کاهش طول اتصالات میانی و کاهش مشکلات مذکور می¬باشد. با این وجود، محدودیت در تعداد TSVها به دلیل ابعاد بزرگ و همچنین هزینه ساخت، یکی از مهمترین چالش¬های FPGAهای سه بعدی می¬باشد. جعبه سوئیچ سه بعدی از مهمترین قسمت¬های منابع مسیریابی FPGAهای سه بعدی می¬باشد که در این پایان¬نامه سعی شده است با طراحی بهینه آن، علاوه بر کاهش تعداد TSV، تأخیر و مساحت نیز کاهش داده شود. در این پایان¬نامه، ابتدا در شرایط مشابه با کارهای گذشته، در حالی که از قطعه سیم¬های به طول یک برای کانال¬های افقی و TSVها استفاده می¬شود، دو معماری جدید به نام¬های Universal-MTwist و ETU برای جعبه سوئیچ¬های سه بعدی ارائه می¬دهیم که به ترتیب موجب کاهش 60 و 66 درصدی تعداد TSV نسبت به معماری پایه می¬شود. در ادامه برای کاهش تأخیر و مساحت FPGA سه بعدی، از قطعه سیم¬های با طول بزرگتر از یک استفاده می¬شود و نشان داده می¬شود که معماری¬های قبلی ارائه شده توسط محققین از نظر تعداد TSV و مساحت مطلوب نیستند و معماری جدیدی به نام SF-ETU ارائه می¬دهیم که از نظر تعداد TSV مورد نیاز، تأخیر و مساحت از معماری¬های قبلی بهتر می¬باشد. سپس طول مناسب برای قطعه سیم¬های افقی و TSVها برای داشتن تأخیر و مساحت بهینه با استفاده از بررسی روش آماری تعیین می¬شود که نتایج آن نشان از مناسب بودن طول¬های تعیین شده دارد. در نهایت با ارائه یک روش آماری و حذف برخی از سوئیچ¬های موجود در جعبه سوئیچ دو بعدی Subset که زیاد مورد استفاده قرار نمی¬گیرند، معماری جدیدی برای جعبه سوئیچ¬های دو بعدی ارائه می¬شود. استفاده از این روش پیشنهادی جدید موجب کاهش تأخیر و مساحت به ترتیب به میزان 20 و 13 درصد نسبت به معماری پایه می¬شود. نتایج شبیه¬سازی¬های فراوان بر روی مدارات تست، دقت و کارایی روش به کار رفته را تأیید می¬کند. این روش آماری، قابل اعمال به بقیه جعبه سوئیچ¬های دو بعدی و همچنین جعبه سوئیچ¬های سه بعدی نیز می¬باشد.
- Abstract
- The dense routing channels of long global interconnects in today’s high performance Field Programmable Gate Arrays (FPGAs), a principle counterpart for ASICs, is a dominant factor in continuous increase in the delay, power, and also the chip area. The use of the three dimensional (3D) VLSI technology is an essential and also attractive technique to overcome these problems. However, the limitation on the number of through silicon vias (TSVs) is one of the most important challenges of 3D FPGAs. Additionally, the three dimensional switch boxes are one of the most important parts of 3D FPGAs for routing, which are investigated in this thesis in order to reduce the number of TSVs and also chip area and delay. In this thesis, which use wire segments and TSVs with the length 1, two new architectures called Universal-MTwist and ETU are proposed for 3D switch boxes. We show that using these architectures can reduce the number of TSVs to 60 and 66 percent, respectively, compared to the traditional architecture. Another architecture called SF-ETU is proposed for 3D switch box to use wire segments and TSVs with a length higher than 1, it is shown that the delay and the number of TSVs are reduced compared to the approaches proposed in the literature. Afterwards, by using a statistical investigation approach a relevant length is extracted for the horizontal wire segments and TSVs, to achieve optimum values foe delay and area. The results obtained from extensive simulations verify the efficiency of the proposed wire segmentation. Finally, by using statistical techniques and removing some less used switches in the subset 2D switch boxes, we have proposed an optimum 2D switch box based on the subset switch box. The proposed approach reduces the delay and the chip area by 20 and 13 percent, respectively, compared to the traditional method. Extensive simulation results for benchmark circuits verify the accuracy of the proposed approach. We have shown that the proposed statistical approach can be applied to other 2D and 3D switch boxes.
