عنوان پایان‌نامه
متودولوژی تست توان-آگاه برای سخت افزار های کم توان
- رشته تحصیلی
- مهندسی کامپیوتر-معماری کامپیوتر
- مقطع تحصیلی
- کارشناسی ارشد
- محل دفاع
- کتابخانه پردیس 2 فنی شماره ثبت: E 2096;کتابخانه مرکزی -تالار اطلاع رسانی شماره ثبت: 53713
- تاریخ دفاع
- ۱۴ شهریور ۱۳۹۱
- دانشجو
- عبدالمجید نمکی شوشتری
- استاد راهنما
- زین العابدین نوابی شیرازی
- چکیده
- گسترش روز افزون پیچیدگی تراشه‌های دیجیتال سبب شده است زمینه برای بروز خطا در مراحل مختلف ساخت وسیعتر شده و در نتیجه، احتمال وجود خطای دائمی خطا در تراشه‌ها افزایش یابد. از این رو آزمون به عنوان بخش بسیار مهمی از روند تولید مدارهای دیجیتال همواره مورد توجه قرار گرفته است. روشهای پیشنهاد شده برای آزمون مدارهای دیجیتال غالباً با معیار‌هایی چون پوشش اشکال، مدت زمان آزمون و سربار سخت‌افزاری ارزیابی شده‌اند. در سال‌های اخیر و با کوچک شدن سایز ترانزیستور‌ها مصرف توان مدار در حالت عملکردی بسیار مهم شده است. پروسه‌ی آزمون باعث می‌شود توانی بیشتر از حالت عملکردی مصرف شود. همچنین استفاده از تکنیک‌های مدیریت مصرف توان در تراشه‌های امروزی تاثیر‌هایی بر روی روند عادی آزمون می‌گذارد. از این رو توان آزمون هم این روز‌ها به یکی از معیارهای مهم ارزیابی روشهای آزمون مطرح است. در بخش اول این پایان‌نامه آزمون مبتنی بر زنجیره‌ی پویش چندقسمتی مورد توجه قرار گرفته است و روشهایی برای کاهش میانگین توان و حداکثر توان ارائه شده است. این روشها عبارتند از: 1) قرار دادن سلول‌های زنجیره‌ی پویش در چندین قسمت با هدف اینکه میزان مشارکت همه‌ی قسمت‌ها در مصرف توان مساوی باشد. نتیجه‌ی این کار کاهش حداکثر توان مصرفی است. برای این‌کار از آنالیز احتمالاتی تغییر مقدار گره‌های مدار استفاده شده است و بر این اساس میزان مشارکت نسبی سلول‌‌ها در مصرف توان مشخص گشته است. سپس از روش برنامه‌ریزی خطی برای تشکیل قسمت‌ها استفاده شده است. 2) مرتب سازی سلول‌های درون هر قسمت با هدف کاهش متوسط مصرف توان که با استفاده از راه حل الگوریتم ژنتیک محقق شده است. 3) انتخاب الگوی بلوکه‌کننده برای هر قسمت زنجیره‌ی پویش. از سوی دیگر حرکت به سمت طراحی در سطح سیستم نیازمند این است که آزمون‌پذیری و تولید بردار آزمون نیز در سطوح بالاتر از گیت انجام پذیرد. تقریبا همه‌ی پژوهش‌های انجام شده در زمینه‌ی توان آزمون در سطح گیت انجام می‌پذیرند. در ادامه‌ی این پایان‌نامه روشی در سطح انتقال ثبات برای کاهش توان آزمون ارائه شده است که تغییرات لازم برای این کاهش را در کد سطح بالای توصیف‌کننده‌ی طراحی اعمال می‌کند. در نتیجه، سنتز سخت‌افزار‌های آزمون‌پذیری به صورت خودکار توسط ابزار سنتز انجام می‌شود.
- Abstract
- Logic testing involves the process of testing the digital logic portion of a circuit under test. A digital circuit can be reconfigured in the test mode to include test logic to improve the testability and test quality of a circuit. Traditionally, test engineers evaluate testing stratiegies according to parameters such as area overhead, fault coverage, test time, and CPU time. Power dissipation is becoming a critical parameter during manufacturing test as the device can consume much more power during test than during functional mode of operation. In the meantime, elaborate power management strategies, such as dynamic voltage scaling, clock gating, or power gating techniques, are used today to control power dissipation during functional operation of a system. The usage of these strategies has various implications on manufacturing test. Therefore the power of test is becoming a major parameter for evaluating today’s test stratiegies. The first part of this thesis takes into consideration the segmented scan architecture and proposes some techniques for lowering its power consumption during shift cycles. These techniques include: 1) Groupping scan cells in segments based on power sensitivity analysis, 2) Scan cell reordering, and 3) Blocking pattern generation for each segment to block the transitions in cone of that segment. Both, the average, and peak of shift power are reduced by employing these techniques. With increasing need for system level design methodology, doing test and testability analysis at higher levels of abstractions is inevitable. The second part of this thesis proposes a method for low-power testing at the register transfer level. Retained modifications and power reduction hardwares are applied to design by modifying the code of RTL description of the design. This way, the synthesis process is more efficient because both application and scan logics are considered together.
