عنوان پایان‌نامه
معماری شبکه بر روی قطعه با قابلیت پیکره بندی مجدد
- رشته تحصیلی
- مهندسی کامپیوتر-معماری کامپیوتر
- مقطع تحصیلی
- کارشناسی ارشد
- محل دفاع
- کتابخانه مرکزی -تالار اطلاع رسانی شماره ثبت: 43079;کتابخانه مرکزی پردیس 2 فنی شماره ثبت: E 1653
- تاریخ دفاع
- ۰۴ مهر ۱۳۸۸
- دانشجو
- اباذر غضنفری
- استاد راهنما
- بهجت فروزنده
- چکیده
- با کاهش روز به روز اندازه در سیستم های VLSI, تجمیع ده ها بلوک از هسته های پردازشی در یک سیستم روی تراشه, تبدیل به عملی امکان پذیر گردیده است. رسانه گذرگاه مشترک برای فراهم کردن احتیاجات ارتباطی این سیستم ها, به رسانه ای ناتوان مبدل گشته است و این امر طراحان را بر آن داشته تا انواع مختلفی از الگوهای ارتباطی عمومی را برای این منظور پیشنهاد کنند, که عموما آن را شبکه روی تراشه می نامند. هدف اصلی از ارائه شبکه های روی تراشه, در واقع بهبود بازدهی سیستم های روی تراشه می باشد. در حال حاضر طراحی تراشه هایی با قابلیت پیکره بندی مجدد یکی از مهمترین ایده های معماری است. پیکره بندی مجدد دینامیکی به عنوان یک راه حل مناسب برای تطبیق دادن سیستم با تغییر شرایط عملیاتی و محاسباتی و غلبه بر کمبود منابع سخت افزاری می باشد. همچنین امروزه طراحی تراشه هایی با قابلیت پیکره بندی مجدد, به عنوان یک راه حل مناسب برای افزایش کارایی سیستم های چند منظوره می باشد. در این پایان نامه, ابتدا به خاطر استفاده گسترده از توپولوژی مش و الگوریتم مسیریابی XY در اکثر شبکه های روی تراشه, یک مسیریاب با مساحت بهینه برای اینگونه شبکه های روی تراشه طراحی و پیاده سازی شده است. روش پیشنهاد شده, بسته به پارامترهای مسیریاب, بین سیزده تا نوزده درصد مساحت مسیریاب را بهبود داده است. در بخش دوم این پایان نامه, به ارائه روشی برای داوری بین کانال های ورودی در یک مسیریاب پرداخته ایم. روش پیشنهاد شده برخلاف روش های پیشین, ترافیک موجود در کانال های ورودی را نیز در نظر گرفته و به صورت پویا, بسته به ترافیک کانال های ورودی, داوری را انجام می دهد. با توجه به نتایج به دست آمده از شبیه سازی, روش پیشنهاد شده دارای کارایی بالاتری نسبت به روش های قبلی می باشد.
- Abstract
- Reducing feature sizes into the nanoscale regime and the trend towards integrating more functionality onto a single chip led to the rise of the System-on-Chip (SoC) paradigm which could have area, power, and delay problems. The architecture used for the data communication in these systems is one of the components strongly affecting the area, power, and delay as three critical design parameters. Networks on Chip (NoCs) were proposed as a solution for the SoC interconnect power and delay problem. Nowadays Reconfigurable architecture is currently one of the most important architectural paradigms. Dynamic reconfiguration is considered to be a solution to adapt systems to changing operating conditions and to overcome a limited amount of hardware resources. Therefore, design of reconfigurable chip is used as a solution to increase performance of the system. In first part of this research, based on the characteristics of the XY-routing, we propose an area efficient wormhole switch for XY-routing in mesh and tours topologies. The architecture of the router is described and some synthesis results are presented. Depending on the switch parameters we have 12% to 30% improvement in silicon area when compared to the conventional router implementation. Second part of this research describes the architecture of a dynamically reconfigurable NoC that has been proposed for future SoCs. The novelty of the proposed NoC lies in the fact that it divides channels of the network into two priority classes: normal channels and congested channels. Congested channels in the network have higher priority than normal channels to access to the network's resources. In a switch, based on the number of requests that input channels send to an output channel, we decide that an output channel is a congested channel or a normal channel and the upstream switch informs this situation to the downstream switch. Simulation results with different traffic patterns show that, the proposed NoC achieves significant better performance than the traditional switch. The proposed NoC is implemented using VHDL with low area overhead.
