عنوان پایان‌نامه
مدلسازی نوسانات فرایند ساخت نانو افزاره برای طراحی آماری مدارهای مجتمع دیجیتال
- رشته تحصیلی
- مهندسی برق-الکترونیک- تکنولوژی نیمه هادی
- مقطع تحصیلی
- کارشناسی ارشد
- محل دفاع
- کتابخانه مرکزی -تالار اطلاع رسانی شماره ثبت: 53308
- تاریخ دفاع
- ۱۹ تیر ۱۳۹۱
- دانشجو
- علیرضا خسروپور
- استاد راهنما
- علی افضلی کوشا
- چکیده
- با کوچک شدن ابعاد افزاره، به دلیل کاهش دقت دستگاه ها، پارامترهای افزاره دچار نوساناتی نسبت به مقدار نامی خود می شوند. پس از ساخت مدار مجتمع مشاهده شده است که طراحی های انجام شده بدون در نظر گرفتن این نوسانات، انحراف قابل توجهی از عملکرد مطلوب چه از لحاظ توان نشتی، چه از لحاظ سرعت و چه از لحاظ قابلیت اطمینان خواهند داشت. به عنوان مثال مشاهده شده است که در چیپ های ساخته شده در تکنولوژی 90 نانومتر توان نشتی تا 20 برابر مقدار نامی و تاخیر تا 30% مقدار نامی نوسان خواهد کرد. در این تحقیق به طور عمده به مدلسازی تاثیر نوسانات فرایند افزاره روی توزیع آماری توان نشتی چیپ اختصاص داده ایم. این موضوع از این جهت حائز اهمیت است که توان نشتی نسبت به دیگر شاخص های مدار به خاطر داشتن رابطه نمایی با پارامترهای افزاره دستخوش تغییرات بیشتری می شود. در این تحقیق با ارائه روش مدلسازی جدید بر مبنای توزیع GEV به جای توزیع مرسوم لگنرمال که در روش ویلکینسون پیشنهاد شده سعی کرده ایم تا دقت و سرعت روش های مبتنی بر تقریب ویلکینسون در تخمین توزیع توان نشتی چیپ را بهبود ببخشیم. همچنین در بخش دیگری از تحقیق به طراحی آماری سلول SRAM شش ترانزیستوری پرداخته ایم. سلول حافظه SRAM به خاطر داشتن کمترین ابعاد ممکن در بین بلوک های مختلف نسبت به نوسانات فرایند ساخت حساس تر بوده و روش های طراحی مرسوم معمولا منجر به کاهش قابلیت اطمینان حافظه می شوند و احتمال رخداد خطا در حافظه در اثر نوسانات فرایند افزایش می یابد. در این کار سعی کردیم تا با روشی دقیقتر بر مبنای رگرسیون غیر خطی به جای رگرسیون خطی به مدلسازی توزیع احتمال شاخص های سلول تحت نوسانات فرایند بپردازیم و بر اساس مدلسازی صورت گرفته دقت تخمین احتمال خرابی سلول تحت نوسانات فرایند را بهبود ببخشیم و در نهایت با استفاده از این مدلها الگوریتمی برای طراحی آماری سلول با در نظر گرفتن شرایط مرزی مختلف برای توان نشتی، مساحت، سرعت و قابلیت اطمینان ارائه کنیم.
- Abstract
- With shrinking device dimensions, due to reduced accuracy, the device parameters are experiencing fluctuations around their nominal value. After fabrication of those integrated circuits which have been designed regardless of these fluctuations, a significant deviation from the optimum performance in terms of leakage power, speed or reliability will be observed. For example, it has been reported that those chips built in 90 nm technology, experience leakage power variations up to 20 times of their nominal leakage value anddelay variations up to 30% of their nominal delay values. In this thesis the study will focus mainly on modeling the impact of device parameter variations on final chip leakage power distribution.This study presents a new modeling method based on the GEV distribution instead of the conventional Lognormal distribution suggested by Wilkinson’s method. By this method we have tried to increase the accuracy and speed of chip leakage power estimation in comparison to other methods which are mainly based on Wilkinson’s approximation. Also in another part of the study, statistical design of six transistor SRAM cells was investigated. SRAM cells are the most vulnerable blocks to process variations because of their minimum size therefore conventional methods regardless of statistical variations will result in reduced reliability and higher failure probability of the cell. In this work we have tried to increase the accuracy of estimation of different SRAM cell metrics using nonlinear regression instead of linear regression. Using our developed models we can estimate the cell failure probabilities more accurately. Finally using these models we will develop an algorithm for statistical design of SRAM cells under different constraints for leakage, area, speed and reliability.
