عنوان پایان‌نامه
مدلسازی افزاره و بهینه سازی حافظه دسترسی به صورت تصادفی ایستا در ابعاد نانو
- رشته تحصیلی
- مهندسی برق-الکترونیک- تکنولوژی نیمه هادی
- مقطع تحصیلی
- کارشناسی ارشد
- محل دفاع
- کتابخانه مرکزی -تالار اطلاع رسانی شماره ثبت: 41868;کتابخانه مرکزی پردیس 2 فنی شماره ثبت: E 1610
- تاریخ دفاع
- ۱۸ مرداد ۱۳۸۸
- دانشجو
- بهزاد ابراهیمی
- استاد راهنما
- علی افضلی کوشا
- چکیده
- چکیده با پیشرفت تکنولوژی پیش¬بینی می¬شود حدود 90% از سطح تراشه در میکروپروسسورها و سیستم بر روی تراشه¬ها (SoC) را آرایه¬های SRAM تشکیل دهند. اما، به علت کاهش ولتاژ آستانه و کاهش ضخامت اکسید گیت ترانزیستورها مصرف توان ایستای سلول¬های SRAM به ¬شدت افزایش می¬یابد و در نتیحه برای کاهش مصرف توان در این سلول¬ها باید چاره¬ای اندیشید. همچنین، با کاهش ولتاژ منبع تغذیه با پیشرفت تکنولوژی پایداری سلول¬ها که با حاشیه نویز سنجیده می¬شود به شدت کاهش می¬یابد. از طرفی دیگر بعضی از پارامترهای ترانزیستورها مانند طول گیت تغییرات تصادفی دارند و همچنین ناپایداری حرارتی باعث می¬شود ولتاژ آستانه ترانزیستور PMOS با گذشت زمان افزایش یابد و در نهایت باعث کاهش پایداری سلول¬های SRAM می¬شود. ترانزیستورهای MOSFET متداول به علت بروز پدیده¬هایی چون اثرات کانال کوتاه نمی¬توانند خیلی کوچک شوند و طراحان افزاره سراغ ساختارهای جدید چون ترانزیستور دوگیتی FinFET رفتند که به¬خاطر وجود دوگیت و ساختار بدنه نازک امکان کنترل اثرات کانال کوتاه در آنها بیشتر است و شیب زیرآستانه ایده¬آل دارند. همچنین از دیگر کاندیداها برای جایگزینی تکنولوژی سیلیکونی کنونی می¬توان از ترانزیستور CNFET نام برد که به علت وجود هدایت بالیستیک، سرعت در این ترانزیستور بسیار بالاست و همچنین اثرات کانال کوتاه کم و شیب زیرآستانه ایده¬آل دارد. اما، هنوز تکنولوژی بسیار خام¬تری نسبت به تکنولوژی سیلیکون متداول دارد. در این پایان¬نامه، امکان طراحی سلول SRAM با ساختارهای ترانزیستوری جدید بررسی می-شود. از گیت پشتی ترانزیستور دوگیتی برای طراحی سلول¬های SRAM کم توان و پایدار استفاده می¬کنیم. همچنین در طراحی دیگری ضمن پیدا کردن روابط مناسب برای هر کدام از معیارهای سلول SRAM شش ترانزیستوری، ولتاژ گیت پشتی برای هر کدام از ترانزیستورهای FinFET که باعث حداکثر شدن بازده با وجود تغییرات تصادفی شود را پیدا کردیم. همچنین دو نوع طراحی سلول SRAM چهار ترانزیستوری معرفی کردیم که نسبت به ناپایداری NBTI مقاوم هستند و در پایان سلول SRAM بر مبنای CNFET را بررسی کردیم و طراحی برای کاهش مشکل نوشتن در این سلول¬ها را انجام دادیم و همچنین اثر نقص در تکنولوژی CNFET را بر مشخصات سلول SRAM بررسی¬کردیم.
- Abstract
- Abstract SRAM which is one of the main building blocks in digital circuits will occupy about 90% of the area of SoC and microprocessor chips. However, due to reduced threshold voltage and gate oxide thickness, static power consumption of SRAM cells increases severely. So reducing power consumption in SRAM cells is a real issue. Moreover, the variations along with the scaling of the supply and threshold voltages degrade the stability of conventional six-transistor (6-T) SRAM cells. NBTI effect which causes PMOS threshold voltage increase by time can also reduce the stability of SRAM cells. Conventional MOSFET can not scale deeply due to severe short channel effect. Device designers are pursuing new structures. The double-gate technology with better control on short channel effect and reduced process variation such as RDF has appeared as a possible candidate to compete with the standard bulk CMOS technology MOSFET. CNFET (carbon nanotube) devices have been introduced as another alternative when the technology is highly scaled. These devices have the advantages of ballistic transport and compatibility with high dielectric constant materials. But this technology is yet not mature with respect to silicon technology. In this thesis, the design of SRAM cells by these new devices is investigated. We deigned low power and robust 6T SRAM cells by using the back gate voltages of FinFET transistors. Also in another design along with finding appropriate equations for each SRAM merit, the back gate voltages of FinFET transistors are found. These findings demonstrate the maximum yield against read, write, access time failures and excessive power consumption being more than power budget in the presence of process variation. We also proposed two 4T FinFET SRAM cells which are NBTI Tolerant. We also make a comparision between CNFET and Si-MOSFET SRAM and propose new methods to alleviate the write margin. The characteristics of the SRAM cell in the presence of fabrication imperfections of CNFET are also studied.
