عنوان پایان‌نامه
طراحی سیستمهای محاسباتی پر سرعت و کم توان در تکنولوژی های زیر ۷۰ نانومتر
- رشته تحصیلی
- مهندسی برق-الکترونیک-مدار وسیستم
- مقطع تحصیلی
- کارشناسی ارشد
- محل دفاع
- کتابخانه دانشکده برق و کامپیوتر شماره ثبت: E1370;کتابخانه مرکزی -تالار اطلاع رسانی شماره ثبت: 36749
- تاریخ دفاع
- ۱۳ بهمن ۱۳۸۶
- دانشجو
- فاطمه کشفی
- استاد راهنما
- سعید صفری
- چکیده
- در این پایان نامه روش های طراحی و مشکلات مدارهای محاسباتی دیجیتال در سطح ترانزیستور برای رسیدن به سرعت های بالا و تلف توان های کمتر بررسی شده است. دو مدار محاسباتی پرسرعت که توسط اینتل برای پیاده سازی هسته ی صحیح پردازشگرهای پنتیم نسل چهارم پیاده سازی شده در تکنولوژی های nm90 و nm65 ارائه شده است مطالعه شده و بر اساس آن ها یک مدار جمع کننده 32 بیت که هم زمان از مزایای دو ساختار یاد شده استفاده می کند با یک توپولوژی جدید ارائه شده است. مدار جمع کننده ی 32 بیت ارائه شده با تکنیک سوئینگ ولتاژ کم و بر پایه ی لاجیک ترانزیستورهای عبوری با ساختار منچستر پیاده سازی شده است. مزیت دیگر این مدار استفاده از ساختار درخت نامتراکم پیش بینی کننده ی بیت های نقلی است. استفاده هم زمان از تکنیک های یاد شده برای پیاده سازی جمع کننده منجر به دستیابی به فرکانس GHz15 برای فرکانس ساعت و تلف توان mW/GHz1.55 شده است. دست آورد دیگر این پایان نامه ارائه ی یک مدار جدید برای مدار فشرده کننده ی 4 به 2 برای کاربرد در مدار ضرب کننده-جمع کننده پایپ لاین است. با استفاده از این مدارها که با تکنیک سوئینگ ولتاژ کم پیاده سازی شده اند به یک مدار ضرب کننده-جمع کننده پایپ لاین پنج طبقه با فرکانس GHz15 و تلف توان mW/GHz25 دست یافتیم. در نهایت به کمک الگوریتم ژنتیک الگوی مناسبی برای بایاس های بدنه ی ترانزیستورهای مدار به دست آوردیم و بازده مدارهای طراحی شده را برای دستیابی به تأخیر مورد نظر تا 30% افزایش دادیم.
- Abstract
- Methods of designing digital computational systems and their issues to achieve higher speeds and low power dissipations in nanometer technologies are studied in this thesis. Two methods for reaching high speed computational circuits used in the integer core of the Intel Pentium 4 processors in 90nm and 65nm are studied and based upon them an ultra high speed adder is proposed. This adder has a carry lookahead structure and implemented with low-voltage-swing topology. With this structure the 32-bit adder can accommodate 15GHz clock frequency with power dissipation as low as 1.55mW/GHz. Another achievement of this thesis is proposing a new structure for an ultra high-speed 4:2 compressor to be used in multiplier and MAC structures in the tree of the partial product addition. The compressors benefit the low-voltage-swing method advantages too. With the proposed adder and compressors a five stage pipelined MAC is designed that can accommodate 15GHz clock frequency with power dissipation of 25mW/GHz. For improving yield of the proposed circuits with Genetic Algorithm an optimum pattern of the body biases of the transistors is achieved that improved the yield by 30%.
