عنوان پایان‌نامه
بهبود طول عمر حافظه های غیر فرار در سطح اخر حافظه ی نهان
- رشته تحصیلی
- مهندسی برق-الکترونیک-مدار وسیستم
- مقطع تحصیلی
- کارشناسی ارشد
- محل دفاع
- کتابخانه مرکزی پردیس 2 فنی شماره ثبت: E 3072;کتابخانه مرکزی -تالار اطلاع رسانی شماره ثبت: 78140;کتابخانه مرکزی پردیس 2 فنی شماره ثبت: E 3072;کتابخانه مرکزی -تالار اطلاع رسانی شماره ثبت: 78140
- تاریخ دفاع
- ۳۱ خرداد ۱۳۹۵
- دانشجو
- مرتضی سلطانی بناوندی
- استاد راهنما
- زین العابدین نوابی شیرازی
- چکیده
- امروزه با پیشرفت تکنولوژی و افزایش تعداد هسته ها در سیستم های پردازشی، نیاز به حافظه های نهان با حجم بالا برای افزایش سرعت مربوط به کارهای پردازشی بیش از پیش احساس شده است. در سال های اخیر ایده هایی در مورد استفاده از حافظه های غیرفرار مانند STT-RAM و MRAM برای سطح آخر حافظه های نهان پیشنهاد گردیده است. این ساختارهای غیرفرار مسئله ی توان نشتی و تراکم در حافظه های نهان با ساختار قدیمی SRAM را حل می کنند. با این حال این دسته از حافظه های غیرفرار به دلیل مسائل مربوط به ناپایداری بیتی، طول عمر کمی خواهند داشت. روش های متوازن سازی طول عمر متعددی برای فائق آمدن بر این مشکل مطرح شده است. در این پایان نامه، برای افزایش طول عمر حافظه های غیر فرار از الگوریتم های درون مجموعه ای استفاده شده است که ترافیک نوشتن را در تمام سطح حافظه ی نهان پخش می کند. روش ارائه شده بر مبنای جابجایی و نگاشت دسته ها است، بطوریکه به صورت پویا دسته ها را در حین کار کردن سیستم جابجا خواهد کرد. از آنجایی که الگوریتم های درون مجموعه ای بر مبنای جابجا کردن داده می باشند، پس حجم زیادی از داده باید در هر جابجایی انتقال پیدا کند. برای اینکه سربار ناشی از جابجا کردن مقدار زیاد داده، کاهش یابد، یک روش زمان بندی برای جابجایی ها پیشنهاد شده است که در زمان های بیکاری حافظه ی نهان جابجایی داده ها انجام شود. زمان های بیکاری حافظه ی نهان زمان هایی می باشند که پردازنده سرگرم امور مربوط به کارهای پردازشی است و میزان دسترسی-ها به حافظه نهان اندک است. این دو روش، یعنی جابجایی یا نگاشت دسته ای و زمان بندی برای جابجایی داده، بطور موثری طول عمر حافظه های نهان را افزایش می دهد، بطوریکه سربار سخت افزاری و کارآیی آن اندک می باشد. با استفاده از این راه کارها میزان طول عمر یک سیستم چهار هسته ای با 2 مگابایت سطح آخر حافظه ی نهان، در حالت میانگین 30% افزایش می یابد. میزان افزایش کارآیی در این روش در مقایسه با جدیدترین کار صورت گرفته در این زمینه به مقدار 28.1% است.
- Abstract
- Recently, work has been done on using nonvolatile cells, such as Spin Transfer Torque RAM (STT-RAM) or Magnetic RAM (M-RAM), to construct last level caches (LLC). These structures mitigate the leakage power and density problem found in traditional SRAM cells. However, the low endurance of nonvolatile caches decreases the lifetime of the LLC. Therefore, an effective wear-leveling technique is required to tackle this issue. In this paper, we propose the inter-set algorithm that distributes the write traffic to all portions of the cache. Our method is based on cluster mapping that dynamically replaces two clusters during the operation of system. Since the inter-set algorithm is based on data movement, a large amount of data must transfer in each replacement. For an efficient data movement with a minimum effect on performance, we develop the novel scheduling technique that utilizes the idle time of the LLC in the computation phase of the processors. Our approach effectively improves the lifetime of LLC with negligible performance and area overhead. Using these methods in a quad core system with 2MB LLC, we can improve the lifetime of non-volatile LLC by 30% on average.
