عنوان پایان‌نامه
تجزیه و تحلیل نویز منبع تغذیه در طراحی های نانو تکنولوژی
- رشته تحصیلی
- مهندسی برق-الکترونیک-مدار وسیستم
- مقطع تحصیلی
- کارشناسی ارشد
- محل دفاع
- کتابخانه دانشکده برق و کامپیوتر شماره ثبت: E1582;کتابخانه مرکزی -تالار اطلاع رسانی شماره ثبت: 41430;کتابخانه مرکزی پردیس 2 فنی شماره ثبت: E 1582
- تاریخ دفاع
- ۱۴ تیر ۱۳۸۸
- دانشجو
- بردیا بزرگ زاده
- استاد راهنما
- علی افضلی کوشا
- چکیده
- امروزه با پیشرفت سریع تکنولوژی به سمت مجتمع سازی در ابعاد گیگا، امکان استفاده از ترانزیستورهایی با ابعاد چند ده نانومتر و افزایش فرکانس سوئیچ‌زنی به ابعاد چند گیگا هرتز، نویز منبع تغذیه به عنوان یکی از مسائل مهم در طراحی‌های نانوتکنولوژی مطرح می‌شود. نویز منبع تغذیه طراحی مدارات دیجیتال را با چالش‌های زیادی رو به رو کرده است که از جمله آنها می‌توان به غیر قابل پیش‌بینی شدن مشخصات زمانی گیت‌های منطقی، افزایش تأخیر گیت‌های منطقی، کاهش قدرت جریان دهی ترانزیستورها و ایجاد خطا در گیت‌های منطقی اشاره کرد. تغییرات تأخیر یکی از مهم‌ترین مشکلات طراحی مدارت مجتمع خیلی فشرده دیجیتال می باشد. از مهم‌ترین عوامل ایجاد تغییر در تأخیر، نویز منبع تغذیه می‌باشد. یکی از دستاوردهای این پایان نامه، تحلیل تغییرات تأخیر مدارت دیجیتال ناشی از نویز منیع تغذیه می‌باشد. مدل‌های تحلیلی ارائه شده در این پایان نامه این امکان را فراهم می‌کند که عوامل مهم مؤثر در تغییرات تأخیر ناشی از نویز منبع تغذیه، اثر کاهش ولتاژ تغذیه و کوچک شدن ابعاد ترانزیستورها در تکنولوژی‌های متوالی و روند تغییرات تأخیر ناشی از تغییرات ولتاژهای VDD و VSS را بهتر شناخته و در نهایت بتوان پیش‌بینی دقیقی از تغییرات تأخیر ناشی از نویز منبع تغذیه به دست آورد. روش‌های مختلفی برای کاهش نویز منبع تغذیه وجود دارد. در میان روش‌های موجود استفاده از خازن‌های مجزا کننده (Decoupling Capacitors) رایج‌ترین روش می‌باشد. امروزه با ظهور تکنولوژی‌های زیر 100 نانومتر طراحی خازن‌های مجزا کننده برای بهبود پاسخ زمانی گذرا، کاهش جریان نشتی گیت و مساحت اشغال شده توسط خازن‌های مجزا کننده، چالش‌های زیادی را به همراه داشته است. یکی دیگر از دستاوردهای این پایان‌نامه ارائه روشی نوین برای بهینه سازی طراحی خزان‌های مجزا کننده می‌باشد که بتواند مصالحه‌ای بین چالش‌های موجود در طراحی خازن‌های مجزا کننده ایجاد کند.
- Abstract
- Nowadays, as technology advances towards gigascale integration (GSI), power supply noise has become of particular importance. Power supply noise has provided many challenges in the design of the VLSI digital circuits. Power supply noise introduces unpredictability in the timing behavior of logic gates, increases the gate delay, reduces the driving capability of transistors and also introduces logic failures. Delay variation is one of the main concerns in the digital VLSI designs. Power supply noise is one of the main contributions to the delay variation. In this thesis, delay variation due to the power supply noise is analyzed. Analytical models allow us to better understand the main contributions to the delay variation, the effect of the supply voltage scaling, technology scaling, the trend of delay variation due to VDD and VSS variation, and finally a good prediction of the delay variation due to the power supply noise. Power supply noise reduction can be accomplished in many ways. Among power supply noise reduction techniques, inserting on-chip decoupling capacitors (DECAPs) is the most common. DECAPs are usually made from MOS transistors. Designing DECAPs in nanotechnologies provides many challenges due to the existing trade-offs among transient time response behavior, area, and gate leakage current. In this thesis it is shown that all of the DECAP designing challenges are a function of the MOS DECAPs channel length and a simple yet accurate method is proposed in order to find the optimum channel length of MOS DECAPs. Finally two optimum DECAP configurations are proposed which trades off among area and gate leakage for different applications in DSM technologies
