عنوان پایان‌نامه
تولید خودکار ادعا در سطح سیستم برای درستی سنجی
- رشته تحصیلی
- مهندسی کامپیوتر-معماری کامپیوتر
- مقطع تحصیلی
- کارشناسی ارشد
- محل دفاع
- کتابخانه مرکزی پردیس 2 فنی شماره ثبت: E 2659;کتابخانه مرکزی -تالار اطلاع رسانی شماره ثبت: 68155
- تاریخ دفاع
- ۲۳ اسفند ۱۳۹۳
- دانشجو
- مهران گلی
- استاد راهنما
- بهجت فروزنده, زین العابدین نوابی شیرازی
- چکیده
- پیشرفت روزافزون فرایند ساخت سیستم های دیجیتال از یک سو و نیاز به ایجاد طراحی های پیچیده در حوزه های مختلف دانش بشری از سوی دیگر، نیاز به بالا رفتن سطح انتزاعی در فرایند طراحی را منجر می شود. از طرفی دیگر، درستی سنجی یک سیستم، یکی از مولفه های مهم و کلیدی در فرایند طراحی بشمار میرود. با بالا رفتن سطوح انتزاعی در فرایند طراحی نسبت به سطح انتقال-ثبات و رسیدن آن به سطوح بالاتر مانند سطح تراکنش، درستی سنجی طراحی های انجام شده در این سطوح نیز نیازمند توسعه و رسیدن به سطوح انتزاعی بالاتر می باشد. بسیاری از راهکارهای درستی سنجی انجام شده در سطح سیستم مبتنی بر شبیه سازی بوده و در این میان روش درستی سنجی مبتنی بر ادعا به عنوان روشی غالب و فراگیر شناخته شده است. از طرفی، استفاده از این روش ها به دلیل بالا بودن تعداد ادعاهای مورد نیاز برای طراحی های به نسبت بزرگ سبب شده است تا استفاده از این روش ها تا حدی با محدودیت مواجه شود. در حالت کلی، در مورد چالش های اساسی مطرح شده در روش های درستی سنجی مبتنی بر ادعا در سطح سیستم، می توان به اطمینان از جامع بودن ادعاهای تولید شده، زمان بر بودن فرایند تولید این ادعاها در سطح سیستم و اینکه چه خصوصیتی برای طراحی های انجام شده در این سطح باید درستی سنجی شود، اشاره کرد. هدف اصلی در این پژوهش ارائه راهکاری می باشد تا با استفاده از آن بتوان به شکلی خودکار، جامع بودن ادعاهای تولید شده برای یک طراحی را در زمانی به مراتب کمتر از حالت غیر خودکار آن فراهم آورد. بر این اساس مفاهیمی همچون توصیف ساخت یافته¬ی سطح سیستم، دسته بندی ارتباطات سطح سیستم و نیز خصوصیت هایی که در سطح ارتباطات در یک طراحی سیستمی باید مورد بررسی قرار گیرد، مطرح شده است. همچنین، راهکار معرفی شده در این پژوهش امکان ارزیابی و تخمین کارایی طراحی انجام شده در سطح سیستم را دارا بوده و نیز برای برخی از معماری های معرفی شده در این پژوهش امکان تولید کد سطح سیستم را فراهم آورده است. علاوه بر مطالب عنوان شده، به منظور کاربردی شدن بیشتر ادعاهای خودکار تولید شده در سطح سیستم، چگونگی سنتز ادعاهای تولید شده از سطح تراکنش به سطح انتقال ثبات، در این پژوهش مورد بررسی قرار گرفت. واژه‌های کلیدی: درستی سنجی، ادعا، توصیف سطح سیستم، SystemC-TLM2.0
- Abstract
- The complexity of today’s digital systems make the use of Register Transfer Level (RTL) design methodologies time consuming and error prone. In such situations, the design community and EDA vendors are forcing changes in the way that chips are designed. On the other hand, one of the most important parts of the design process is verification. It is important for a system design team to verify the functionality of designs at the early stage of the development. One possible approach to reduce the complexity of design process is increasing the level of design abstraction. Electronic System Level (ESL) design methodologies, by constructing virtual platform environments, reduce the complexity of digital systems. As system level design moves toward ESL, Verification need to keep up. There are several approaches to verify designs. In this scope, the Assertion-Based-Verification (ABV), is a well-known verification methodology for RTL models and is increasingly for ESL for Transaction Level Models (TLM). ABV provides several benefits if used as a system level verification approach. It reduces debug time and provides a formal presentation of designs that could be used as a golden model. Although ABV has many benefits, there are several challenges that limit its utilization for complex systems. The main problems are the assertion generating process that is time consuming for complex designs, and makes it a bottle neck of this method. Moreover, the comprehensiveness of generated assertions is another problem. In this dissertation, we proposed an environment based on ABV to automatically generate assertions. To build up the proposed automatic verification, we introduced some new concepts such as local and global communications, and a comprehensive system level specification based on semi-formal methods. This semi-formal representation is used to define a structural model for representing a system level design. We used the structural model for generating system level assertions, other outputs such as high level performance estimation and System-TLM2.0 code generation, are also generated. Keywords: System-level verification, Assertion, SystemC, TLM 2.0, SystemVerilog.
