عنوان پایان‌نامه
مطالعه و طراحی مدارهای آنالوگ سوئیچ - خازن کم توان در تکنولوژیهای نانومتری ولتاژ پایین
- رشته تحصیلی
- مهندسی برق-الکترونیک-مدار وسیستم
- مقطع تحصیلی
- کارشناسی ارشد
- محل دفاع
- کتابخانه دانشکده برق و کامپیوتر شماره ثبت: E1352;کتابخانه مرکزی -تالار اطلاع رسانی شماره ثبت: 36554;کتابخانه مرکزی پردیس 2 فنی شماره ثبت: E 1352
- تاریخ دفاع
- ۰۵ دی ۱۳۸۶
- دانشجو
- سیده صدیقه هاشمی
- استاد راهنما
- امید شعاعی
- چکیده
- امروزه با پیشرفت تکنولوژی CMOS به سمت ابعاد نانومتری سه هدف عمده بهبود سرعت، افزایش تعداد افزاره‌‌ها در واحد سطح و کاهش توان مصرفی در طراحی و پیاده سازی مدارهای مجتمع دنبال می شود. طبق گزارش ITRS، در پایان دهه جاری تکنولوژی CMOS به ابعاد زیر45 نانومتر و منابع ولتاژ زیر 7/0 ولت می رسد. به علت لزوم پیاده سازی SoC طراحی و پیاده سازی مدارهای آنالوگ در این تکنولوژی ها یک امر ضروری شده است. اما طراحی مدارهای آنالوگ در این شرایط با توجه به کوچک شدن منبع ولتاژ -در حالی که ولتاژ آستانه ترانزیستورها با نرخ کمتری کاهش یافته است- دشوار بوده موجب پیچیدگی بیشتری در مصالحه بین سرعت-دقت-توان می‌شود. همچنین مدارهای آنالوگ از نظر عملکرد و کارآیی تحت تاثیر قرار می‌گیرند. هدف اصلی این پژوهش مطالعه و بررسی تاثیر روند تکنولوژی به سمت ابعاد نانومتری بر طراحی و پیاده سازی مدارهای آنالوگ سوئیچ-خازن (که دسته مهمی از مدارهای آنالوگ هستند) بوده است. مطالعه جامع تکنیک های مداری موجود برای حل مشکلات و محدودیت های طراحی و پیاده سازی مدارهای سوئیچ-خازن در تکنولوژی های نانومتری و منابع ولتاژ کوچک و نیز ارائه روش هایی برای حل محدودیت های این تکنیک ها از مهمترین کارهای انجام شده در این پایان نامه بوده است. در این تحقیق سه روش برای طراحی ولتاژ-پایین و کم توان مدارهای سوئیچ-خازن (با تمرکز بر مبدل های داده آنالوگ به دیجیتال پایپ لاین) ارائه شده است: تکنیک نمونه‌برداری سوئیچ-خازن-مقاومت سری شده، تکنیک سوئیچ-خازن-مقاومت بهبودیافته و تکنیک حذف مدار نمونه‌بردار پیشین. با استفاده از این تکنیک‌ها دو مبدل داده پایپ‌لاین کم‌توان ولتاژ-پایین ده بیتی در تکنولوژی 90 نانومتر و منبع ولتاژ 9/0 ولت در فرکانس 100 مگاهرتز طراحی و شبیه‌سازی شده‌است. نتایج شبیه‌سازی مصرف توان 6/18 میلی‌وات و SNDR برابر58 dB برای طراحی اول و مصرف توان 8/15 میلی‌وات وSNDR برابر 59 dB برای طراحی دوم بدست می‌دهد.
- Abstract
- Down scaling of CMOS technology toward nanometer scale has several advantages on Integrated Circuit (IC) design including: increasing the speed, increasing the integration, and reducing the power consumption. According to ITRS, at the end of current decade, CMOS technology will be down scaled to below 45nm and 0.7V voltage supply. These obvious advantages for digital design naturally extend to all mixed-signal systems where both analog and digital circuits are compelled to co-exist on the same silicon die. However, the shrinking of device dimensions also implies proportional scaling of maximum supply voltage which reduces the voltage headroom and affects the functionality and performance of analog circuits. Switched-capacitor (SC) circuits are one of the most important classes of analog circuits which are critically affected by down scaling of CMOS technology. In this thesis, technology trends toward nanometer scale and the related impacts on analog circuit design and SC circuits have been explored. Moreover, a comprehensive study about low-voltage techniques for design of SC circuits has been done. To achieve low voltage and low power operation, three techniques for design of pipelined ADCs have been proposed: Seried switched-RC (SSRC) sampling, modified SRC MDAC, and removal of front-end S/H stage. Using these techniques, two pipelined ADCs have been designed and simulated by HSPICE in 90nm CMOS process and 0.9V supply voltage and 100MHz clock frequency. According to the simulation results, 58dB/59dB SNDR have been obtained while consuming 18.6mW/15.8mW power for the first and second design respectively.
