عنوان پایان‌نامه
سیاست کنترل حافظه برای مدیریت توان
- رشته تحصیلی
- مهندسی کامپیوتر-معماری کامپیوتر
- مقطع تحصیلی
- کارشناسی ارشد
- محل دفاع
- کتابخانه مرکزی پردیس 2 فنی شماره ثبت: E 2683;کتابخانه مرکزی -تالار اطلاع رسانی شماره ثبت: 68797
- تاریخ دفاع
- ۲۴ آذر ۱۳۹۳
- دانشجو
- لادن قدیمی
- استاد راهنما
- احمد خونساری
- چکیده
- امروزه با پیچیده شدن سیستم ها، اهمیت تأثیر متقابل پردازنده و حافظه بیشتر شده است؛ به صورتی که ناکارآمدی حافظه نتیجه مستقیم بر ناکارآمدی سیستم می گذارد. حافظه اصلی بخش مهمی از سیستم کامپیوتری را تشکیل می دهد و از منابع اشتراکی میان هسته های سیستم های چند پردازنده بر تراشه می باشد. افزایش تعداد هسته های مجتمع شده بر تراشه، امکان افزایش رقابت بر سر حافظه اصلی را ایجاد می کنند. در نتیجه نیاز به استفاده از زمان بند مناسب در کنترل کننده حافظه از مسائل بسیار مهم برای بهبود کارایی و همچنین برقراری انصاف میان وظایف در حال اجرای سیستم های چندپردازنده‌ای می باشد. با توجه به فرار بودن حافظه با دسترسی تصادفی پویا، که طی چهار دهه گذشته به عنوان حافظه اصلی سیستم های کامپیوتری مورد استفاده قرار گرفته است، به منظور حفظ یکپارچگی داده، انجام عملیات احیا برای کلیه سلول های حافظه، امری واجب می باشد. انجام این عملیات که باید به-صورت اجتناب ناپذیر بر روی حافظه اصلی انجام شود، سیستم را متحمل جریمه زمان و توان مصرفی می کند. از این رو در این تحقیق از طرح متوقف کردن عملیات احیا، جهت کاهش جریمه-های تحمیلی به سیستم، استفاده شده است. در این تحقیق از هشت زمان بند مختلف که در اخیراً مطرح شده اند، استفاده شده است. نتایج آزمایش ها نشان می دهند، استفاده از این طرح موجب بهبود کارایی در همه زمان‌بندهای حافظه می شود؛ به‌طوری که زمان اجرا به مقدار قابل ملاحظه ای، از 24 درصد تا 57 درصد، با استفاده از الگوریتم های زمان‌بندی متفاوت، نسبت به زمان بند پایه بهبود می یابد؛ این امر حاصل کاهش تأخیر درخواست های خواندن می باشد. این در حالی است که به دلیل تعداد زیاد عملیات فعال کردن، توان مصرفی حافظه، با استفاده از الگوریتم های زمان‌بندی متفاوت، نسبت به زمان بند پایه افزایش یافته-است. همچنین نتایج نشان می دهد، زمان بند حافظه ای که بدون متوقف کردن عملیات احیا بهترین کارایی را داشت، با اضافه شدن این طرح همان عملکرد را ندارد؛ بنابراین بهبود بدست آمده بسیار وابسته به زمان بند حافظه ای است که مورد استفاده قرار می گیرد. واژه های کلیدی: حافظه با دسترسی تصادفی پویا، زمان‌بندی دسترسی به حافظه، عملیات احیا حافظه
- Abstract
- With recent complex systems, there exists tight interaction between processing and memory unit, such that inefficiency of memory unit affects efficacy of system. Memory unit is a major system component, since it is a shared resource between cores of a system equipped with multi-core processors. Contention on the shared memory resource increases when increasing the number of cores. An efficient scheduler within a memory controller plays an important role on improving the performance of an energy efficient system such that achieves fairness among running tasks of a system with multi-core processors. Dynamic DRAM with volatile cells has been employed in computer systems for more than four decades. Refreshing the memory cells is necessary to keep integrity of data within a DRAM. The system undergoes penalties in terms of increase of execution time of running tasks and total power consumption when refreshing the DRAM cells. In this thesis we attempt to pause refreshing a DRAM safely, to alleviate its negative impact on system performance. We explore eight different previously proposed memory schedulers and our experiments reveals improvements between 24% to 57% in performance compared to base scheduler (FR-FCFS). The improvements are achieved due to the fact that the memory read requests attains lower latency. On the other hand the number of switching between freezing and activating the refresh operation increases, which results in an increase in power consumption of memory in our proposed method compared to base scheduler. We have found that these schedulers do not behave similarly with/without refresh pausing. So, the achieving improvement in performance of system is highly depended on algorithm of memory scheduler which is used. Keywords: Dynamic Random Access Memory (DRAM), scheduling access memory, memory refresh operations.
