عنوان پایان‌نامه
کاهش توان مصرفی سلول حافظه ایستا با دسترسی تصادفی با درنظر گرفتن پایایی
- رشته تحصیلی
- مهندسی برق-الکترونیک-مدار وسیستم
- مقطع تحصیلی
- کارشناسی ارشد
- محل دفاع
- کتابخانه مرکزی -تالار اطلاع رسانی شماره ثبت: 63354
- تاریخ دفاع
- ۳۱ اردیبهشت ۱۳۹۳
- دانشجو
- محسن ایمانی
- استاد راهنما
- علی افضلی کوشا
- چکیده
- حافظه‌های ایستا با دسترسی تصادفی (SRAM) حافظه هایی هستند که به طور گسترده در افزاره های قابل حمل و به صورت حافظه‌های درون تراشه‌ای و برون تراشه‌ای کاربرد دارند. سلول های SRAM با توجه به سرعت بالای نوشتن و خواندن به عنوان حافظه روی تراشه در تراشه های امروزی، بخش قابل توجهی از سطح آن را در بر می‌گیرند. بنابراین، توان نشتی SRAM می تواند درصد قابل توجهی از توان نشتی کل تراشته های دیجیتال را در برگیرد. در صورت طراحی SRAM در ناحیه ی زیرآستانه می‌توان توان نشتی آن و در نتیجه توان نشتی کل مدار دیجیتال را به میزان قابل توجهی کاهش داد. با توجه به اهمیت طراحی تراشه های کم توان و فرو کم توان در سیستم های نوین امروزه، روش هایی برای کاهش توان مصرفی و توان نشتی پیشنهاد شده است. علاوه بر این، این حافظه ها باید نسبت به تغییرات دمایی و حضور نویز و غیره نیز پایدار باشند. در طراحی حافظه های SRAM هر دو جنبه مهم مساحت سلول و پایداری آن دارای حائز اهمیت هستند. با کوچک شدن ابعاد کاهش مساحت سلول صورت می پذیرد. در حالی که پایداری سلول در این فناوری ها می تواند به صورت منفی تحت تأثیر قرار گیرد. تحقیقات مختلفی جهت تعریف پایداری سلول SRAM انجام شده است. امروزه حاشیه نویز ایستا به صورت گسترده به عنوان معیار پایداری سلول SRAM مورد استفاده قرار می گیرد. علاوه بر مسائل مربوط به فناوری ساخت، پدیده‌های دیگری بر روی پایداری مدارها الکترونیکی تأثیر دارند که در هنگام طراحی و ساخت مطرح نمی باشند. از جمله این پدیده ها می توان به NBTI (Negative Bias Temperature Instability) باعث سالخوردگی و از کار افتادن مدارها می شود اشاره کرد. برای حل این مشکل راه حل هایی ارائه شده است ولی این راه حل ها به دلیل کاهش ابعاد افزاره و سرعت بالای کار، دیگر اثربخش نیستند. در این پایان نامه به ارائه روشی برای بهبود پایداری و کاهش توان مصرفی ساختار SRAM می پرداخته شده است. طراحی ساختار حافظه در ناحیه نزدیک و بالای آستانه که بتواند در برابر تغییرات فرآیند پایدار باشد، یکی از هدف های این پایان نامه است. یکی دیگر از اهداف این پایان نامه معرفی سیستم عدد نویسی جدید برای ذخیره داده ها به صورت متفاوت می باشد که ضمن کاهش توان مصرفی، این مدارها را در برابر سالخوردگی ناشی از پدیده NBTI نیز مقاوم سازد. در روش پیشنهادی سعی خواهد شد با ا
- Abstract
- SRAM arrays occupy a large portion of the state of the art digital circuits such as microprocessors and system on chips (SoC). So, supply voltage scaling could be deployed to decrease the power consumption of digital circuit. Indeed, working in subthreshold and neatthreshold regions present ultra-low power consumptions. In this thesis, we introduced two new SRAM cell architectures, which can efficiently work in subthreshold, nearthreshold and above threshold regions. Using of inner feedback, make the first porposed structure low power and process tolerant. Moreover, the second structre improves read path leakage and power dissipation with considering performance as main concern. In addition to low power design, in now-a-days technologies, there are some parameters that decreases the reliability of systems such as Hot Carrier Effect, Electro migration, subthreshold leakage, BTI and so on. The NBTI effect is the prominent feature that decreases the lifetime of digital systems. With passing a time, this phenomenon increases the absolute threshold voltage of PMOS transistors especially when these transistors are in ON mode. So, introducing new numbering system, with high probability of “ones” can decrease the NBTI effect and proportionally threshold voltage variation. In this proposed Numbering System, the percent of “ones” is more than 74. Our results show that implementation of these numbering system in SRAM cells, improves the reliability of them with low overhead in delay.
