عنوان پایان‌نامه
پیاده سازی نهفته بلوکهای باند پایه سیستم RFID مطابق استاندارد EPC UHF Class-۱ Gen-۲
- رشته تحصیلی
- مهندسی برق-الکترونیک-مدار وسیستم
- مقطع تحصیلی
- کارشناسی ارشد
- محل دفاع
- کتابخانه مرکزی -تالار اطلاع رسانی شماره ثبت: 67977
- تاریخ دفاع
- ۱۸ شهریور ۱۳۹۳
- دانشجو
- فرهاد فتحی
- استاد راهنما
- بهجت فروزنده, صمد شیخائی
- چکیده
- فن‌آوری RFID یکی از انواع فن‌آوری‌های شناسایی خودکار (Auto-ID) به‌شمار می‌رود، در مقایسه با سایر تکنیک‌ها و روش‌های مرسوم شناسایی خودکار، این فن‌آوری از سرعت و دقت بالایی در شناسایی برخوردار است که در سال‌های اخیر به دلایلی از جمله کاهش هزینه‌های تولید این تکنولوژی، در بسیاری از خدمات صنعتی، تدارک توزیع و فروش در صنایع و بسیاری از حوزه‌های دیگر رایج شده است. در دهه گذشته فن‌آوری RFID به سرعت جایگزین سایر سیستم‌های شناسایی شده است که این روند با سرعت در حال ادامه یافتن است. مدارات و بلوکهای مخابراتی یک سیستم RFID شامل اجزای مختلفی هستند که می‌توان آنها را شامل آنتن‌ها، مدارات آنالوگ، مبدل‌های داده و بلوکهای باند پایه دانست. با توجه به ساختار تراشه‌های RFID پیاده‌سازی شده مشاهده می شود، قسمت قابل توجهی از توان مصرفی تراشه و مساحت آن مربوط به پردازنده باند پایه و مدارات دیجیتال داخل تراشه است. از این رو بخش باند پایه یکی از مهم‌ترین قسمت‌های تراشه‌های فرستنده گیرنده یک برچسب در فن‌آوری RFID است. در این پایان‌نامه، به شبیه‌سازی و پیاده‌سازی سطح RTL کلیه بلوکهای تشکیل‌دهنده قسمت کنترل دیجیتال یا به عبارتی پردازشگر باند پایه سیستم برچسب غیرفعال UHF بر اساس استاندارد کلاس یک از نسل دوم EPC پرداخته شده است. در این پیاده سازی الزامات طراحی پردازنده باند پایه از منظر این استاندارد مورد توجه قرار گرفته، این الزامات عمدتاً شامل طراحی سیگنالینگ و کدگذاری بر روی داده‌های ارسالی از قرائتگر و برچسب و طرح همزمانی بیتی در برچسب است. برای طراحی پردازنده، یک معماری اقتضایی (Adhoc) (به این معنی که فقط بخش-های لازم از پردازنده پیاده سازی شده اند) با استفاده از یک روش سلسله مراتبی طرح شده است. پردازش‌ها در سه سطح، در سطح بیت و در سطح فریم داده و در سطح دستورالعمل و پروتکل، انجام می‌شود. در آشکارسازی و بازیابی داده و لبه پالس ساعتِ همزمان، یک آشکارساز با پیچیدگی پایین ارائه شده است. این آشکارساز نیاز به فرکانس کاری سیستم را در حداکثر نرخ داده 160kbps تا 1MHz کاهش می دهد و موجب کاهش چشمگیری در مصرف توان می شود. همچنین به منظورکاهش بیشتر در توان مصرفی این سیستم از روش های Clock Gating و کاهش نرخ کلیدزنی با استفاده از شیوه جدیدی در دسترسی به حافظه بهره گرفته شده است. واژه‌های کلیدی: شناسایی فرکانس رادیویی، برچسب‌های غیرفعال، پردازنده باندپایه، استاندارد EPC کلاس 1 نسل 2، پیاده سازی با FPGA
- Abstract
- RFID is one of the Automatic Identification (Auto-ID) technologies, which in comparison with other conventional methods of automatic identification techniques, this technology shows better speed and accuracy. In recent years, for several reasons, such as reducing production costs, this technology has become common in many industrial services, procurement and distribution industries and many other areas. In the past decade, RFID technology is rapidly replacing other identification systems and this trend is continuing. Communication circuits and blocks of an RFID system consist of several components including antennas, analog circuits, and data converter circuits and baseband blocks. By investigating the implementations of RFID chips it can be seen that a significant part of power consumption and chip area is related to the base-band processor and digital circuitry inside the chip. Hence, base-band circuits are an important part of a tag transceiver in RFID technology. In this thesis, we describe simulation and RTL level implementation of all blocks of the digital control (base-band processor) of a UHF passive tag system according to the EPC Class-1 of Generation-2 standard. In this implementation, baseband processor design requirements are taken into consideration, according to the standard. These requirements mainly consist of the signaling design and coding of the data transmitted by the reader and the tag, and bit synchronization schemes in the tag. For processor design, an Adhoc architecture using a hierarchical approach has been proposed. Signal processing was done at three abstraction levels: at the bit level, at the data frame level, and at the protocol level. In data detection and data recovery and clock edge synchronization, a detector with low complexity is presented. This detector reduces system operating frequency down to 1MHz in the maximum data rate of 160kbps and therefore causes a great reduction in power consumption. To further reduce power consumption of the system, clock gating and reduction of the switching rate using a new method of memory access is considered. Keywords: RFID (Radio Frequency IDentification), Passive Tags, baseband processor, C1 G2 EPC standard, UHF RFID, FPGA implementation
