عنوان پایان‌نامه
استفاده از سیلیکون تاریک برای بهبود بهره وری پردازنده ها چند هسته ای
- رشته تحصیلی
- مهندسی کامپیوتر-معماری کامپیوتر
- مقطع تحصیلی
- کارشناسی ارشد
- محل دفاع
- کتابخانه مرکزی پردیس 2 فنی شماره ثبت: E 2706;کتابخانه مرکزی -تالار اطلاع رسانی شماره ثبت: 69034
- تاریخ دفاع
- ۱۱ شهریور ۱۳۹۳
- دانشجو
- محسن ریاحی عالم
- استاد راهنما
- مصطفی ارسالی صالحی نسب
- چکیده
- چهل سال از اختراع CMOS، فناوری ساخت تراشه‌ها می‌گذرد. در این سال‌ها برای دستیابی به پردازش سریع‌تر، ابعاد ترانزیستورها کوچک‌تر و تعداد آن‌ها بیشتر شد. تا سال 2005 میلادی کوچک‌شدن ابعاد ترانزیستورها به کاهش توان مصرفی آن‌ها منجر می‌شد، لذا افزایش تعداد ترانزیستورها در تراشه مشکلات تأمین توان را به دنبال نداشت. از سال 2005 و با حرکت فناوری CMOS به ابعاد کوچک‌تر از 90 نانومتر، یکی از محدودیت‌های ذاتی این فناوری بروز پیدا کرد و باعث شد توان مصرفی ترانزیستور با کوچک شدن ابعاد، ثابت باقی بماند. بنابراین افزایش تعداد ترانزیستورها، منجر به افزایش توان بر واحد سطح تراشه می‌شود و مشکلات تأمین توان و دفع حرارت به وجود می‌آید. این مشکلات باعث می‌شود کل فضای تراشه به صورت بهینه و با ولتاژ و فرکانس مطلوب استفاده نشود. قسمتی از تراشه که به علت محدودیت نتواند به صورت بهینه به کار گرفته شود سیلیکون تاریک نام دارد. تاکنون راهکاری برای این حل مسأله بنیادی فناوری CMOS ارائه نشده است. طراحان سخت‌افزار با قبول این محدودیت روش‌هایی برای بالا بردن بهره‌وری انرژی پیشنهاد کردند. روشی که در این پژوهش پیشنهاد شده است، اختصاصی‌سازی پردازش به کمک شتاب‌دهنده‌های سخت‌افزاری است. این شتاب‌دهنده‌ها به کمک ابزار سنتز سطح بالا به صورت خودکار تولید می‌شوند و نسبت به پردازش پردازنده عام منظوره بهره‌وری انرژی بهتری دارد. در ادامه این پژوهش با تحلیل توان مصرفی شتاب‌دهنده سخت‌افزاری، فواید اعمال تکنیک کلاک گیتینگ در کاهش توان مصرفی آن‌ها را خواهیم دید. ما با ارائه روشی نوین در کلاک گیتینگ مدارهای کنترل‌کننده و مسیرداده، مصرف توان مدارهایی با مسیرداده بزرگ را به صورت چشم‌گیر کاهش خواهیم داد. این روش کلاک گیتینگ در سطح انتقال رجیستر و به صورت خودکار به ابزار سنتز سطح بالا افزوده می‌شود. در این پژوهش ارزیابی کارایی روش پیشنهادی و محاسبه توان توسط ابزارهای صنعتی معتبر و در پایین‌ترین سطح ممکن با چندین مدار و برنامه محک مختلف صورت گرفته است. مقدار بهبود توان مصرفی برای برنامه‌های محک مختلف با توجه به حجم پردازش روی شتاب‌دهنده سخت‌افزاری از 30 تا 70 درصد بوده است. واژه‌های کلیدی: سیلیکون تاریک، اختصاصی سازی پردازش، بهبود توان مصرفی، کلاک گیتینگ، سنتز سطح بالای کم‌توان
- Abstract
- It has been 40 years since the first introduction of complementary metal–oxide–semiconductor (CMOS) for integrated circuits fabrication. During Dennardian, scaling the transistors dimension has been decreased while the number of transistors increased leading to higher processing performance. By dimension and voltage scaling power consumption is reduced and power per unit area was kept constant till 2005. After that, by scaling down below 130nm, CMOS intrinsic limitations immerged and Dennardian scaling started to breakdown. To maintain performance, Vdd scaling requires a commensurate reduction in threshold voltage of transistors (Vth,). Unfortunately, reducing Vth voltage causes leakage power to increase exponentially and results in leakage-limited CMOS scaling. In this method, neither Vth values nor Vdd can be further scaled. Therefore, scaling increases power per unit area. These issues imply that the entire chip cannot be used effectively with its nominal frequency and voltage, and some parts of the chip remain unused. These unutilized portions of chip are known as Dark Silicon. There has not been a solution for this primary problem. However, some low power designs have been introduced to mitigate its effects. In this thesis, we use specialized processing; incorporating hardware accelerators. These accelerators are produced automatically by a high level synthesis tool and result in higher performance and more energy efficient designs compared to general processors. A new clock gating method for datapath circuits also has been proposed to reduce power dissipation. The register transfer level of proposed clock gating method is added to high level synthesis design flow. Hardware accelerator power analysis is performed and the effectiveness of the proposed clock gating method in power reduction is verified by commercial design tools using several benchmarks in the lowest abstraction level. The percentage of power reduction is about 30% to 70% depending on the deployed application. Keywords: Dark silicon, clock gating, power optimization, low power high level synthesis, specialized processing.
