عنوان پایان‌نامه
قرار دادن روش های تست پذیری در سطح سیستم
- رشته تحصیلی
- مهندسی کامپیوتر-معماری کامپیوتر
- مقطع تحصیلی
- کارشناسی ارشد
- محل دفاع
- کتابخانه مرکزی پردیس 2 فنی شماره ثبت: E 2541;کتابخانه مرکزی -تالار اطلاع رسانی شماره ثبت: 65094
- تاریخ دفاع
- ۱۸ شهریور ۱۳۹۳
- دانشجو
- شهرزاد کشاورز
- استاد راهنما
- زین العابدین نوابی شیرازی
- چکیده
- با پیشرفت تکنولوژی ساخت، کاهش ابعاد و افزایش میزان ترانزیستورها، پیچیدگی مدارات مجتمع افزایش قابل توجهی یافته است. در طول زمان، طراحان همواره به دنبال یافتن روشهایی برای طراحی در سطوح انتزاع بالاتر بوده اند تا بتوانند با اجتناب از درگیر شدن در جزئیات طراحی سطوح پایین تر و در نتیجه کاهش زمان طراحی، میزان بهره وری طراحی خود را بالا ببرند. این سطوح طراحی به تدریج از سطح ترانزیستور به سطح گیت، از سطح گیت به سطح انتقال ثبات و در نهایت از سطح انتقال ثبات به سطح سیستم رسیده است. سطح انتزاع مورد استفاده برای طراحی سیستم های امروزی، سطح الکترونیک سیستم (ESL) می باشد. برای انجام آزمون بهینه در این سیستم ها، باید روشهایی در این سطح نیز وجود داشته باشد تا بهینه بوده و زمان انجام آن قابل قبول باشد. امروزه در طراحی های سطح برد از روشهای مختلفی برای به وجود آوردن قابلیت آزمون پذیری استفاده میشود. در بسیاری از این روش ها برای جدا کردن واحدهای مختلف موجود در یک سیستم و آزمودن آنها به طور مستقل، سخت افزارهای مختلفی به سیستم اضافه میشود. این سخت افزارها وظیفه اعمال داده های مختلف به مدارها و آزمودن آن ها را بر عهده دارند. معمولاً این سخت‌افزارها تبدیل به استاندارد می‌شوند تا استفاده از آنها در یک فرمت مشخص انجام شود. استاندارد در حال توسعه IEEE P1687 روشی است که برای افزودن قابلیت آزمون پذیری در سیستم‌های نهفته به وجود آمده است. با توجه به افزایش پیچیدگی و اندازه سیستم های نهفته، شیفت سریال داده های آزمون که توسط استاندارد IEEE P1687 پیشنهاد شده است سربار آزمون بالایی دارد؛ بنابراین ارائه راهکارهایی برای کاهش زمان آزمون توسط این استاندارد ضروری به نظر می رسد. در این پایان نامه، تغییراتی در ساختارهای موجود در استاندارد IEEE P1687 داده شده است تا برای آزمون های پیچیده و زمان بر سطح سیستم مناسب تر باشند. به طور کلی، با ارائه ساختارهای مناسب برای اجرای موازی آزمون در سیستم، زمان آزمون کاهش یافته است. علاوه بر این، نشان داده شده که برنامه ریزی مسیرهای سریال فعال در استاندارد IEEE P1687 تقریباً هیچ سربار سخت افزاری و زمانی اضافه ای ندارد. بنابراین توقف و ازسرگیری مجدد تست ها سربار زمانی اضافه ای نداشته و اجرای آزمون یک هسته را می توان به چندین بخش تقسیم نمود. برمبنای مشاهدات فوق، روشی برای آزمون موازی سیستم در استاندارد IEEE P1687 پیشنهاد شده است. در این روش ها زمان آزمون تا 45 درصد کاهش داشته است. واژه‌های کلیدی: آزمون پذیری، استاندارد IEEE P1687، سخت افزار آزمون، آزمون در سطح سیستم
- Abstract
- With advances in manufacturing technology, technology scaling and increasing transistor density, the integrated circuits are becoming more complex. The designers have always been seeking methods to design in higher levels of abstraction in order to avoid design details of the lower levels, which would otherwise increase design and implementation time of circuits. The design abstraction has reached gate level from transistor level, RTL from gate level, and finally system level (ESL) from RTL. The abstraction level that is used in today’s systems is Electronic System Level (ESL). To test these systems efficiently, there should also be test methods for this level that are effective and reasonable in terms of test application time. There are various methods for testability insertion in board level designs. In most cases, different hardware structures will be added to systems to isolate their units and test them independently. These hardware structures are responsible for applying different data to circuits and testing them. Usually these hardware structures are transformed into standards such that they could be used within a specific and defined format. IEEE P1687 is a newly proposed standard for adding testability in embedded systems. This is an extension of the IEEE 1149.1 standard with the added capability that cores in the serial path can easily be selected and deselected. With the increasing complexity and size of embedded systems, serial shifting of test data according to IEEE P1687 has a high test time overhead. Therefore, suggesting solutions to decrease test time for this standard seems necessary. In this thesis, the existing structures of the IEEE P1687 standard are modified to cope with the complicated and time consuming test procedures required at the system level. More specifically, test time is reduced by suggesting structures for parallel testing. Furthuremore, it is shown that programming the active serial scan paths in IEEE P1687 results in almost no additional timing and hardware overhead. Therefore, halting and resuming testing of cores bears no time overhead and test run of a core can be split into multiple sub-sections. Based on this observation, a new parallel preemptive test scheduling method for IEEE P1687 systems is introduced. Experimental results show that using these methods yields a test time reduction by up to 45%. Keywords: Test, IEEE P1687, Test Scheduling, System-Level Testing
