عنوان پایان‌نامه
استفاده از راهگزینی ترکیبی بسته / مدار برای بهبود دسترسی به حافظه در چند پردازنده های روی تراشه
- رشته تحصیلی
- مهندسی کامپیوتر-معماری کامپیوتر
- مقطع تحصیلی
- کارشناسی ارشد
- محل دفاع
- کتابخانه مرکزی پردیس 2 فنی شماره ثبت: E 2565;کتابخانه مرکزی -تالار اطلاع رسانی شماره ثبت: 65368
- تاریخ دفاع
- ۱۲ شهریور ۱۳۹۳
- دانشجو
- عباس مظلومی
- استاد راهنما
- مهدی مدرسی
- چکیده
- با رشد سریع صنعت نیمه¬هادی¬ها و افزایش روزافزون هستههای پردازشی در پردازنده¬های بسیارهسته¬ای و چند-پردازنده¬های روی تراشه، نیاز به مدیریت ارتباطات حجیم درون¬تراشه¬ای بیشتر از پیش حائز اهمیت است. به دلیل مشکلات روش¬های ارتباطی سنتی مانند گذرگاه برای مواجهه با این حجم وسیع از ارتباطات، طراحان تراشه به شبکه¬های روی تراشه به عنوان یک راه حل کارا و مقیاس¬پذیر روی آورده¬اند. تاخیر، بروندهی و توان مصرفی همواره چالش¬های اصلی این نوع شبکه¬ها بوده¬اند که کارهای زیادی برای بهبود این معیارها در سالهای اخیر صورت گرفته است. در شبکه¬های روی تراشه دو روش راهگزینی بسته و مدار مورد استفاده قرار می¬گیرند که هر یک مزایا و معایب خاص خود را دارد. راهگزینی بسته مقیاس¬پذیری و بهره¬وری منابع را تا حد زیادی تامین می-کند ولی نیاز به مسیریابی، داوری برای تخصیص سوییچ و کانال مجازی، و از همه مهمتر ذخیرهسازی به ازای هر بسته، سربار انرژی و تاخیر زیادی را به شبکه تحمیل میکند. راهگزینی مدار نیازی به ذخیرهسازی بستهها و تصمیمگیری پویا برای مسیریابی و تخصیص منابع ندارد اما سربار زمانی ساخت مدار، بهره¬وری پایین منابع و کاهش بروندهی در هنگامی¬که گره دارنده¬ی یک مدار داده¬ای برای ارسال ندارد، از مشکلات این روش می¬باشد. هدف این پایان¬نامه بهره¬برداری از توان و کارآیی مناسب شبکه¬ها¬ی راهگزینی مدار و در عین حال رفع مشکلات آن است. تمرکز این تحقیق بر چند¬پردازنده¬های روی تراشه است که در آنها ترافیک شبکه در اثر درخواست هستهها از حافظه و حافظه نهان، که به صورت فیزیکی بین هسته¬های یک چندپردازنده روی تراشه توزیع شده است، و پاسخ حافظه به هستهها ایجاد میشود. در یک سیستم نوعی، درخواست¬ها معمولا کوتاه بوده و شامل یک آدرس و دستور مربوطه میباشد، در حالی که پاسخ طولانی¬تر و دربردارنده چندین بلاک حافظه است. در این کار از یک شبکه¬ی راهگزینی مدار در کنار یک شبکه¬ی راهگزینی بسته استفاده میشود. درخواست¬ها به صورت متداول به شبکهی راهگزینی بسته تزریق می¬شوند، اما بسته¬های پاسخ با استفاده از روش راهگزینی مدار به مقصد می¬رسند. از آن جا که بسته¬ی پاسخ از لحاظ مبدا و مقصد در جهت مخالف بستهی درخواست حرکت میکند، پس ما از قبل، جهت حرکت بستهی پاسخ را میدانیم و بنابراین میتوانیم از این آگاهی قبلی، برای آغاز زودهنگام فرآیند برپایی مدار سود بجوییم که سربار زمانی ساخت مدار را حذف می¬کند. برای این منظور، بستهی درخواست در راه خود به سمت مقصد، منابع مورد نیاز مدار را در جهت مخالف رزرو می¬کند. از آنجا که بسته¬های پاسخ دارای حجم زیادتری از معادلهای درخواست خود هستند، با ارسال آنها بر روی شبکه راهگزینی مدار، حجم بیشتری از دادهها از مزایای توان و تاخیر کم ارتباط مداری بهـره میبرنـد و توان مصرفی و تاخیـر متوسط کل شبکه روی تراشه کاهش بیشتـری مییابد. نتایج شبیهسازی نشاندهندهی کاهش قابل توجه زمان دسترسی به حافظه در روش پیشنهادی ما است. کلمات کلیدی : چندپردازنده¬های روی تراشه، حافظه¬ی نهان، زمان دسترسی به حافظه، راهگزینی مدار، راهگزینی بسته
- Abstract
- Switching mechanism of most current networks-on-chip (NoCs) treats packets equally, irrespective of the traffic nature and the architecture-level data that packets contain, whereas some architecture- and system-level characteristics of the system can be used to optimize different parts of an NoC, including its switching mechanism. In this thesis, we present CIMA, a novel circuit-switching mechanism to accelerate memory access in chip multiprocessors (CMPs). Targeting shared memory CMPs, where all the on-chip traffic is produced by memory/cache access or cache coherency, CIMA adopts packet switching for short control packets, but uses the power- and performance efficient circuit-switching for long data packets. Since every data packet is sent in response to a request packet and travels along the same path in the network as the request, but at the opposite direction, CIMA gets request packets to reserve circuit for their corresponding reply packet. A circuit is actually established along the reserved path by a probe message that is sent a few cycles ahead of the data message. Some techniques are also developed to reduce and resolve conflict between circuits. Experimental results show that the proposed NoC architecture considerably reduces average packet latency, which directly translates to faster program execution.
