عنوان پایان‌نامه
کاهش زمان تست با استفاده از موازی سازی و فشرده کردن داده ها
- رشته تحصیلی
- مهندسی کامپیوتر-معماری کامپیوتر
- مقطع تحصیلی
- کارشناسی ارشد
- محل دفاع
- کتابخانه مرکزی پردیس 2 فنی شماره ثبت: E 2713;کتابخانه مرکزی -تالار اطلاع رسانی شماره ثبت: 69025
- تاریخ دفاع
- ۱۷ شهریور ۱۳۹۳
- دانشجو
- وحید جان فزا
- استاد راهنما
- بهجت فروزنده, زین العابدین نوابی شیرازی
- چکیده
- پیشرفت های زیاد در تکنولوژی نیمه هادی ها و پروسه تولید و همچنین پیچیدگی طراحی های مدرن باعث پیچیده شدن هر چه بیشتر مدارهای دیجیتال می شود. این موضوع باعث می شود که حساسیت مدارهای دیجیتال به تغییرات محیط افزایش یابد و میزان آسیب پذیری این مدارها بیشتر شود از اینرو تست مدارهای سخت افزاری بسیار مشکل تر شده است و امروزه علاوه بر مشکل ارائه استراتژی های تست جدید، مشکل هزینه بالای توان و زمان مصرفی تست مدارها نیز بر این مشکلات افزوده شده است. همچنین با کوچکتر شدن ابعاد ترانزیستورها، خطاهای مربوط به پروسه تولید مانند اتصال باز و اتصال کوتاه و تغییرات ابعاد و ... خیلی معمول شده است. از این رو، خطاهای تاخیر که بوسیله این خطاهای فیزیکی ایجاد می شوند، می توانند از نظر زمانی در مدار خطا ایجاد کنند. از اینرو برای بدست آوردن سطح قابل قبولی از محصولات قابل عرضه به بازار، لازم می باشد که تست تاخیر مناسبی را لحاظ کنیم تا بتوانیم عملکرد درست چیپ در فرکانس مشخص را، تضمین کنیم. برای تست تاخیر نیاز به ذخیره کردن دو داده تست به طور همزمان می باشد که به مدار اعمال شوند. این باعث افزایش میزان سربار سخت افزاری و زمان مورد نیاز برای تست تاخیر مدارها می شود. در این پروژه، هدف این است که روش هایی ارائه دهیم که بتوانیم میزان زمان و سربار سخت افزاری ناشی از تست مدارها را کاهش دهیم. این روش ها باید به گونه ای باشند که قابل پیاده سازی بر روی مدارهای پیچیده ی امروزی باشند. برای همین در ابتدا چندین روش برای کم کردن میزان زمان و حجم داده های تست با استفاده از متراکم کردن داده ها، ارائه داده ایم. این روش ها هم مدارهای ترکیبی و هم مدارهای ترتیبی را در بر می گیرند و زمان تست خطاهای دائمی و خطاهای تاخیر را برای آنها کاهش می دهند. سپس با استفاده از یک تکنیک فشرده سازی سعی می کنیم که علاوه بر کم کردن حجم و فضای مورد نیاز برای ذخیره داده های تست میزان زمان لازم برای انتقال آنها به مدار تحت تست را نیز کاهش دهیم.
- Abstract
- Great advances in the semiconductor technology, the manufacturing process and the inherent complexity of the modern designs, have directly resulted in more complex integrated digital circuits. Deep submicron feature size in the state-of-the-art fabrication process allows designer to put more and more transistors on a single die, and hence, makes digital hardware testing more difficult. In spite of proposed new test strategies, the cost of chip testing is also increasing as a result of rising complexity and the fabrication progress. With the shrinking of semiconductor process technology, manufacturing process-related defects, such as resistive opens and shorts, via voids, gate oxide punch through, etc., will become more common. Consequently, delay fault, which is typically caused by these physical defects and can induce violation of the circuit’s timing requirement, is the major concern of nanometer technologies [1]. In order to achieve a satisfactory defect level of the shippable products, it is thus mandatory to conduct effective delay testing for ascertaining the correct operation of chips at the speci?ed operating frequency [6]. In this project, the goal is to propose new methods to reduce time and hardware overhead of testing of digital circuits. These methods should be able to be implemented in complex modern circuits. For this, first we propose some methods for reducing the time and hardware overhead by using test compaction methods. These methods include both combinational and sequential circuits and they are able to reduce the time and overhead for both stuck-at and delay fault test. Then, a compression technique is proposed to reduce the memory that is needed to save the test patterns and also test time.
