عنوان پایان‌نامه
کاهش توان مصرفی شبکه های روی تراشه با تقسیم بندی مکانی منابع
- رشته تحصیلی
- مهندسی کامپیوتر-معماری کامپیوتر
- مقطع تحصیلی
- کارشناسی ارشد
- محل دفاع
- کتابخانه مرکزی پردیس 2 فنی شماره ثبت: E 2625;کتابخانه مرکزی -تالار اطلاع رسانی شماره ثبت: 67594
- تاریخ دفاع
- ۱۲ شهریور ۱۳۹۳
- دانشجو
- میثم زعیمی
- استاد راهنما
- مهدی مدرسی
- چکیده
- شبکه های روی تراشه به عنوان یک روش ارتباطی مقیاس پذیر و کارا برای استفاده در سیستم-های روی تراشه محسوب می‌شوند. در این شبکه ها مدل راهگزینی بسته (Packet switching) به عنوان روش غالب برای ارتباطات به شمار می رود. بهره وری بالا از منابع، مقیاس پذیری و کارایی خوب، این روش را برای استفاده در چند پردازنده ای های روی تراشه مناسب می کند، اما تأخیر بالای بسته ها و مصرف زیاد توان، موجب می شود که این روش، فاصله زیادی با مدل ایده-آل ارتباطات که توسط اتصالات سیمی مستقیم بین پردازنده ها ایجاد می شود داشته باشد. در مقابل، راهگزینی مدار (Circuit switching) با ایجاد یک ارتباط اختصاصی، تأخیر بسته ها را کاهش داده و با حذف ذخیره سازی بسته ها و داوری بین آن‌ها، توان کمتری مصرف می کند. از سوی دیگر، اکثر سیستم های روی تراشه چندپردازندهای که در حوزه سیستم های نهفته استفاده می‌شوند دارای کاربرد هایی هستند که مشخصات و الگوی ترافیکی آن‌ها در زمان طراحی مشخص می باشد. هدف از انجام این پروژه ارائه روشی است که مصرف توان شبکه¬های روی تراشه در سیستم‌های نهفته را به میزان قابل‌توجهی کاهش دهد. برای این منظور از روش راهگزینی مدار و تقسیم بندی مکانی (Spatial Division Multipelxing) پهنای باند بین مدارها استفاده شده است. در این پروژه ابتدا روشی برای مسیریابی و تخصیص منابع مبتنی بر تقسیم-بندی مکانی معرفی می شود که توسط آن، مسیر هر یک از جریان های ارتباطی موجود در کاربرد هدف بر روی شبکه ی روی تراشه مشخص می شود. همچنین روش نگاشتی برای مشخص کردن مکان وظایف مختلف کاربرد مورد نظر بر روی گره های شبکه ارائه‌شده است. در نهایت برای کاهش بیش‌تر توان مصرفی، معماری جدیدی برای مسیریاب پیشنهاد شده است که در آن برخی اتصالات داخلی سوئیچ متقاطع به صورت سخت‌افزاری ثابت و غیرقابل تغییر شده‌اند. نتایج حاصل از شبیه سازی ها نشان می دهد، استفاده از این معماری پیشنهادی، در عین سادگی و تحمیل کمترین هزینه، می تواند ضمن کاهش تأخیر متوسط شبکه، توان مصرفی را به طرز قابل‌توجهی کاهش دهد.
- Abstract
- Packet switching is the most popular switching method in networks-on-chips (NoCs) due to its high resource utilization, good scalability, and superior performance in dealing with various traffic patterns. However, these benefits come at the price of complex multi-stage pipelined routers which increase NoC area and power consumption. On the other hand, most typical embedded applications designed for multicores have predictable inter-core traffic behavior that can be extracted at design time. For such applications, many design-time traffic management and network optimization methods can be adopted to enhance NoC power/performance. Our proposal is a NoC that relies on Spatial-Division Multiplexing (SDM) technique to assign a subset of NoC wires to the communication flows of a target application. To further decrease the communication power, we propose a new router architecture that utilizes a mixture of hard-wired and traditional programmable crossbar switches. We then develop an algorithm to map different tasks of an input application onto a mesh NoC and assign an SDM route with sufficient bit width to each inter-task communication flow. The results show about 40% reduction in NoC power consumption, 23% smaller area, and 12% shorter packet latency. Keywords: NoC, Performance, Circuit-switching, SDM, Multi-commodity flow network
