عنوان پایان‌نامه
پیاده سازی سخت افزاری سیستم شناسایی و کاهش نویز ضربه به منظور ارتقا کیفیت تصویر
- رشته تحصیلی
- مهندسی برق-الکترونیک-مدار وسیستم
- مقطع تحصیلی
- کارشناسی ارشد
- محل دفاع
- کتابخانه مرکزی پردیس 2 فنی شماره ثبت: E 2494;کتابخانه مرکزی -تالار اطلاع رسانی شماره ثبت: 64166
- تاریخ دفاع
- ۲۴ خرداد ۱۳۹۳
- دانشجو
- پرهام تقی نیاجلوداری
- استاد راهنما
- بهجت فروزنده
- چکیده
- در این گزارش، الگوریتم های شناسایی و سرکوب نویز شاخص و همچنین قابلیت آن ها برای پیاده سازی سخت افزاری مورد بررسی قرار گرفته است. در میان الگوریتم های مطرح، الگوریتم وفقی انتخاب شونده مبتنی بر میانه به دلیل قابلیت بالایش در شناسایی نویز ضربه، برای پیاده سازی سخت افزاری انتخاب شده است. این الگوریتم، نقایص اساسی در شناسایی نویز تصاویر با چگالی نویزهای پایین داشت و همچنین از سه صفحه نگاشت برای شناسایی نویز استفاده می‌کرد. معایب این الگوریتم، اصلاح شده، تعداد صفحات نگاشت از سه به یک کاهش داده شده و همچنین برای وفق پذیری برای پیاده سازی سخت افزاری، تغییراتی در الگوریتم اصلاح شده اعمال شده است. الگوریتم اصلاح شده با نرم افزار متلب شبیه سازی و درستی آزمایی شده است. در این گزارش همچنین یک الگوریتم جدید مبتنی بر نظریه گراف برای طراحی شبکه های مرتب سازی پیشنهاد شده است که تعداد مراحل پردازش آن، بسیارکم، ثابت و مستقل از تعداد ورودی است. در این پایان نامه برای پیاده سازی الگوریتم اصلاح شده، دو معماری پیشنهاد شده است؛ یکی برای چگالی نویزهای پایین و دیگری برای چگالی نویزهای بالا. هر دو معماری از فیلتر میانه پیشنهادی بهره برده اند. از زبان توصیف سخت افزاری VHDL برای توصیف معماری های پیشنهادی استفاده شده است. همچنین شبیه ساز Active-HDL™ برای شبیه سازی و درستی آزمایی عملکرد سیستم های پیاده سازی شده و تمامی اجزای آنها، به کار رفته است. این سیستم ها، بر روی FPGA پیاده سازی فیزیکی شده اند تا عملکرد آن ها بر روی سخت افزار اثبات شود. تصویر پردازش شده از حافظه داخلی FPGA خوانده شده و با استفاده از واسط VGA بر روی نمایشگر نشان داده شده است. واژه‌های کلیدی: فیلتر میانه، نویز ضربه، شبکه مرتب سازی، سیستم شناسایی و سرکوب، FPGA
- Abstract
- In this report, prominent noise detection and suppression algorithms and their capability for hardware implementation have been investigated. Among well-known algorithms, adaptive switching median-based algorithm has been picked up for hardware implementation for its high capability in impulse noise detection. This algorithm had fundamental faults in noise detection of images with low noise densities and also has used three map sheets for noise detection. Defects of this algorithm have been improved, number of map sheets has been reduced from three to one and also for adaptability for hardware implementation, some changes have been applied to the improved algorithm. The improved algorithm has been simulated and verified by MATLAB© software. In this report also, a novel graph theory-based algorithm has been proposed for design of the sorting networks that its processing stages are very few, constant and independent of the number of inputs. In this thesis, two architectures have been proposed for the improved algorithm; one for low noise densities and the other for high noise densities. Both architectures have utilized the proposed median filter. VHDL hardware definition language has been chosen for definition of the proposed architectures. Active-HDL™ simulator has also been utilized for simulation and verification of the performance of the implemented systems and their components. These systems have been implemented physically on FPGA for their performance on hardware are verified. The processed image has been read from FPGA internal memory and shown on display by using VGA interface. Keywords: Impulse noise, suppression, sorting network, Median, FPGA
