عنوان پایان‌نامه
طراحی مدارهای دیجیتال بسیارکم توان در ناحیه نزدیک آستانه در سطح ریز معماری
- رشته تحصیلی
- مهندسی برق-الکترونیک-مدار وسیستم
- مقطع تحصیلی
- کارشناسی ارشد
- محل دفاع
- کتابخانه مرکزی پردیس 2 فنی شماره ثبت: E 2480;کتابخانه مرکزی -تالار اطلاع رسانی شماره ثبت: 63787
- تاریخ دفاع
- ۱۵ مرداد ۱۳۹۳
- دانشجو
- مهرزاد نجات
- استاد راهنما
- علی افضلی کوشا, بیژن علیزاده ملفه
- چکیده
- امروزه با گسترش روزافزون سیستم های الکترونیکی قابل‌حمل، افزایش فشردگی مدارهای دیجیتال در تراشه ها و افزایش گرادیان دمایی، محدودیت در بودجه توانی و هزینه بالای انرژی، اهمیت طراحی های کم توان بیش‌ازپیش شده است. بدین منظور در این کار به بررسی و مطالعه سیستم های دیجیتال در ناحیه کاری نزدیک آستانه پرداختیم که بیشترین کارایی انرژی را به دست می دهد. با مطالعه این ناحیه کاری و چالش های موجود در طراحی در این ناحیه، به این نتیجه رسیدیم که افزایش نوسانات یکی از مهم ترین این چالش ها است. لذا، تمرکز کار را بر روی تکنیک قرض گرفتن زمان که روشی موثر جهت مقابله با اثر افزایش نوسانات در خطاهای زمانی است، قرار دادیم. پس از مطالعه دقیق روش های مختلف ارایه شده برای قرض گرفتن زمان روش جدیدی تحت عنوان تبدیل پویای فلیپ فلاپ با دو ساختار ارایه شد. در این روش، با پیش بینی خطای زمان آماده سازی در هر تناوب پالس ساعت، با تبدیل فلیپ فلاپ به قفل، پنجره ای از شفافیت ایجاد شده و از رخداد این خطا پیشگیری می شود. در غیر این صورت، فلیپ فلاپ بدون تغییر باقی می ماند. ساختار الف دارای سربار توانی بسیار کم اما پنجره شفافیت بزرگ و غیر بهینه است. در ساختار ب، با بسته شدن پنجره شفافیت پس از رسیدن با تاخیر داده، پنجره ای با اندازه بهینه، به صورت خودکار و پویا ایجاد می شود. محدودیت ساختار ب حساسیت آن نسبت به عملکرد نامطلوب بلوک پیش بینی کننده خطا و همچنین گلیچ است. البته این دو مساله را می توان در بسیاری از موارد با اصلاح مدار و افزایش فرکانس برطرف کرد. مهم ترین ویژگی این تکنیک عدم استفاده از بلوک های تأخیر برای قرض گرفتن زمان است که سبب شده است سربار این تکنیک در مقایسه با اکثر تکنیک های مشابه بسیار کمتر بوده و همچنین نیازی به ارایه و اجرای الگوریتم های پیچیده جهت یافتن اندازه پنجره یا تأخیر بهینه نباشد. با انجام شبیه سازی های مختلف مداری روی مسیر بحرانی استخراج شده از چندین محک ITC’99 و مدل کردن نوسانات، نرخ خطاهای زمان آماده سازی و نگهداری بررسی شد و تکنیک ارایه شده از نظر میزان بهبود بازده محصول زمانی و همچنین کارایی این بهبود با در نظر گرفتن سربار توان با پرکاربردترین تکنیک های قرض گرفتن زمان، یعنی فلیپ فلاپ با لبه نرم و تاخیردهی پالس ساعت، مقایسه شد. بر اساس این نتایج با در نظر گرفتن هر دو خطای زمانی، ساختار ب به‌طور متوسط 46% و با در نظر گرفتن خطای زمان آماده‌سازی، ساختار الف به‌طور متوسط 269% از بهترین نتیجه سایر تکنیک ها کاراتر است. همچنین بر اساس نتایج شبیه سازی ها نشان داده شد که عملکرد مطلوب و کارایی روش ارایه شده با کاهش ولتاژ تا محدوده نزدیک آستانه حفظ می شود و برخلاف سایر تکنیک ها با افزایش فرکانس بهتر می شود.
- Abstract
- Low power and energy efficient designs are becoming very important in electronic systems of today. There is an increasing demand for portable electronic systems which have limited power budget and the high density of circuits on the chips has resulted in large temperature gradients that could impose serious problems. The highest energy efficiencies are reported in the systems operating in near-threshold region. Therefore, in this work we studied near-threshold computing and the challenges of designing in this region. According to our studies, the increased effects of variations is the one the most serious challenges in near-threshold designs. Thus, we focused on “Time Borrowing” which is an efficient technique for reducing the effects of variations on timing violations. After studying the previous methods of time borrowing, we presented a new method called “Dynamic Flip Flop Conversion” with two different structures: type A and B. In this method, when a setup time violation is predicted, the Flip Flop is converted to latch and by opening a transparency window, the violation is prevented. Otherwise, the Flip Flop remains unchanged. Type A has a very low overhead; but it creates a big inefficient transparency window. Type B on the other hand, closes the window after the arrival of the late data, automatically creating the optimum transparency window. The most important advantage of Dynamic Flip Flop Conversion is that it does not use any delay element for implementing time borrowing. Therefore, it has a low overhead and it eliminates the need for developing and applying complex algorithms for finding the optimum window or clock skew size. Different circuit level simulations were performed in this work, on the extracted net-list of the critical paths of some ITC’99 benchmarks and by modeling the variations, setup and hold time violation rates were measured. Based on the simulation results, the timing yield improvement of the presented method was compared to that of two of the most popular time borrowing methods, namely Soft Edge Flip Flop and Clock Skewing. By considering the power overheads, the efficiency of these improvements was also compared in these methods. According to the results, the improvement efficiency of type B is on average 46% higher than the best result of the other methods when considering both setup and hold time violations. This parameter is on average 269% higher than the best result of other methods for type A when only considering the setup time violations. The effects of frequency and voltage scaling were also studied on the efficiency of these methods. Based on these simulations, the presented method remains efficient when lower the voltage down to near-threshold region and it is even more efficient in higher frequencies.
