عنوان پایان‌نامه
بررسی و بهبود توان مصرفی در شبکه روی تراشه ها و سیستم روی تراشه های چند پردازنده ای
- رشته تحصیلی
- مهندسی کامپیوتر-معماری کامپیوتر
- مقطع تحصیلی
- کارشناسی ارشد
- محل دفاع
- کتابخانه دانشکده برق و کامپیوتر شماره ثبت: E1498;کتابخانه مرکزی -تالار اطلاع رسانی شماره ثبت: 40176;کتابخانه مرکزی پردیس 2 فنی شماره ثبت: E 1498
- تاریخ دفاع
- ۰۴ اسفند ۱۳۸۷
- دانشجو
- امیرمحمد رحمانی صانع
- استاد راهنما
- علی افضلی کوشا, سعید صفری
- چکیده
- با کاهش روز به روز اندازه در سیستم های VLSI، تجمیع ده ها بلوک از هسته های هوشمند در یک سیستم روی تراشه، تبدیل به عملی امکان پذیر گردیده است. رسانه ی گذرگاه مشترک برای فراهم کردن احتیاجات ارتباطی این سیستم ها، به رسانه ای ناتوان مبدل گشته است و این امر طراحان را بر آن داشته تا سری های مختلفی از الگوهای ارتباطی عمومی را برای این منظور پیشنهاد کنند، که عموما آن را شبکه روی تراشه می نامند. گرچه ابتدا هدف اصلی در شبکه های روی تراشه، بهبود بازدهی این تراشه ها بود، اما روز به روز مساله افزایش توان مصرفی شکل جدی تری به خود گرفته و بهبود این مشکل به امری حیاتی تبدیل گشته است. از طرفی دیگر، سیستم های روی تراشه چند پردازنده ای (متشکل از چندین پردازنده با مجموعه دستورات متفاوت) نیز آخرین تجسم از تکنولوژی VLSI بوده که در بیشتر مواقع از الگوهای شبکه های روی تراشه برای ارتباطات داخلی استفاده می کند. این تراشه ها نیز مشکلات اساسی ذکر شده در مورد شبکه های روی تراشه را دارا بوده و برخی ملاحظات توان مصرفی خاص خود را نیز دارا می باشد. در این پایان نامه به بررسی و بهینه سازی مصرف توان در شبکه های روی تراشه پرداختیم و در این راستا، تکنیک مدیریت توان مصرفی برای کنترل توان کانال های مجازی ارائه شد که تا سقف 35% توان مصرفی کل مسیریاب را بهبود می دهد. همچنین الگوریتم مسیریابی کارایی نیز جهت جلوگیری از ازدهام در شبکه و همچنین بهینه سازی توان مصرفی در این پایان نامه ارائه گشته است و جهت ارزیابی توان و بازدهی شبکه به ارائه مدل ترافیکی واقع گرایانه ای بر پایه توزیع نمایی منفی پرداخته ایم.
- Abstract
- Reducing feature sizes into the nanoscale regime and the trend towards integrating more functionality onto a single chip led to the rise of the System-on-Chip (SoC) paradigm which could have area, power, and delay problems. The architecture used for the data communication in these systems is one of the components strongly affecting the area, power, and delay as three critical design parameters. Networks on Chip (NoCs) were proposed as a solution for the SoC interconnect power and delay problem. In first part of this research, we present a dynamic power management technique for optimizing the use of virtual channels in network on chips. The technique which is called dynamic virtual channels allocation (DVCA) makes use of the traffic conditions and past buffer utilization to dynamically forecast the number of virtual channels that should be active. The simulation results show that up to 35% reduction in the buffer power consumption and up to 20% savings in the overall router power consumption may be achieved. In addition, we propose a synthetic traffic model based on Negative Exponential Distribution (NED). This synthetic traffic profile is more similar to some statistical behavior of realistic traces obtained by running different applications on Network-on-chips that those of conventional synthetic traffic profiles. The results show that the NED traffic profile has more similarity with the realistic traffic profiles than those of conventional synthetic ones. Finally, an adaptive routing algorithm for two-dimensional mesh network on chips is proposed. The algorithm, which is based on Dynamic XY (DyXY), is called Enhanced Dynamic XY (EDXY). It is congestion aware compared to the DyXY algorithm. The simulation results reveal that EDXY can achieve lower latency compared to those of other routing algorithms.
