عنوان پایان‌نامه
طراحی حافظه اس رم زیر آستانه با مقاومت بهینه در برابر تغییرات فرایند ساخت و حداقل مصرف توان
- رشته تحصیلی
- مهندسی برق-الکترونیک-مدار وسیستم
- مقطع تحصیلی
- کارشناسی ارشد
- محل دفاع
- کتابخانه مرکزی پردیس 2 فنی شماره ثبت: E 2906;کتابخانه مرکزی -تالار اطلاع رسانی شماره ثبت: 73770;کتابخانه مرکزی پردیس 2 فنی شماره ثبت: E 2906;کتابخانه مرکزی -تالار اطلاع رسانی شماره ثبت: 73770
- تاریخ دفاع
- ۳۰ آذر ۱۳۹۴
- دانشجو
- کلثوم مهرابی
- استاد راهنما
- علی افضلی کوشا
- چکیده
- رقابت بین سرعت، مساحت و مصرف توان در تراشه‌های امروزی و اهمیت آن‌ها منجر به افزایش تقاضا برای بهینه‌سازی این سه پارامتر مهم شده است. با به وجود آمدن دستگاه‌های قابل‌حمل از جمله موبایل‌ها، تب‌لت‌ها، لپ‌تاپ‌ها و همچنین قطعات پزشکی قابل کاشت در بدن انسان و افزایش روزافزون استفاده از آن‌ها مصرف توان را در بین دو پارامتر دیگر مهم‌تر نموده است. یکی از راه‌های کاهش توان مصرفی، کاهش ولتاژ تغذیه تا ولتاژ آستانه و پایین‌تر از آن است، که به این نوع طراحی، طراحی در ناحیه زیر آستانه گفته می‌شود. پردازنده‌ها ناگزیر به استفاده از حافظه‌ها هستند. اس‌رم به علت داشتن سرعت بالاتر و فرآیند ساخت ارزان‌تر نسبت به دی‌رم ، در حافظه‌های نهان استفاده می‌شود. سلول حافظه اس‌رم متداول سلول حافظه شش ترانزیستوری است که اگرچه چگالی خوبی دارد، اما نسبت به تغییرات فرآیند ساخت بسیار حساس است. مشکلات دیگری ازجمله کم بودن جریان روشن به خاموش ترانزیستورهای ماسفت، باعث می‌شود سلول شش ترانزیستوری در ناحیه زیر آستانه عملکرد قابل‌اطمینانی نداشته و خطای عملکرد آن بالا رود. در این پایان‌نامه سه راهکار متفاوت در راستای حل بخشی از مشکلات طراحی اس‌رم کم‌توان و مقاوم ارائه‌شده است. ابتدا یک سلول جدید ارائه خواهد شد که مشکل خواندن و نوشتن ضعیف سلول شش ترانزیستوری را بهبود بخشیده است. در ادامه در سطح بالاتر، یک راه‌حل برای کاهش توان مصرفی ارائه‌شده است که با ارائه یک الگوریتم جهت کاهش ضریب فعالیت خط بیت خواندن از مصرف توان خازن بزرگ این خط بیت جلوگیری می‌کند. در انتها برای حل مشکل زمان طولانی شبیه‌سازی حاشیه نویز ایستا با در نظر گرفتن تغییرات فرآیند ساخت و تغییرات ناشی از سالخوردگی، یک مدل تحلیلی ارائه خواهد شد.
- Abstract
- Competition between speed, area and power consumption in the modern chips and importance of these parameters increase the demand for optimization of these parameters. Advent of portable and implantable devices like smart phones, tablet devices, and RFID tags increase the importance of power consumption among the mentioned parameters. One effective solution to reduce the power consumption is to reduce supply voltage of the circuit. By continued reduction of the supply voltage, it will be lower than the threshold voltage and the circuit will perform in sub-threshold region. Design a circuit in such low voltage is called as sub-threshold design. Memory is one of the necessary parts of the processors. To build caches, there are some solutions. One solution is to use DRAMs and the other one is using SRAMs. SRAMs are used in cash memories because of their higher speed and cheaper fabrica-tion process. Conventional 6 transistors structure of SRAM cell has good density but unfortunately it is so sensitive to the variations of the transistor parameters. Other challenges like small on/off current ratio, poor read stability and write ability make the conventional 6 transistors SRAM an inappropriate candidate to operate successfully in the sub-threshold region. In this thesis three different solutions to solve some challenges to design a low power and robust SRAM memory will be presented. First one new 7 transistors cell will be presented that improves read and write operations of conventional 6 transistors cell. In the following, a new algorithm to reduce the activity factor of read bit-lines of SRAM cell is presented. By this way, the power consumption of huge read bit-lines capacitors will be reduced. Finally an analytical model is presented to predict the RSNM of conventional 6 transistors SRAMs which is implemented in 14 nm and 10 nm FinFET transistors, considering process variation and aging of the transistors. Keywords:— SRAM, Sub-threshold, Low power, cash memories, Process varia-tions, Aging.
