عنوان پایان‌نامه
سنتز TLM در سطح PV به RTL
- رشته تحصیلی
- مهندسی کامپیوتر-معماری کامپیوتر
- مقطع تحصیلی
- کارشناسی ارشد
- محل دفاع
- کتابخانه مرکزی -تالار اطلاع رسانی شماره ثبت: 39297;کتابخانه مرکزی پردیس 2 فنی شماره ثبت: E 1472
- تاریخ دفاع
- ۰۹ آذر ۱۳۸۷
- دانشجو
- نادره حاتمی مزینانی
- استاد راهنما
- زین العابدین نوابی شیرازی
- چکیده
- چکیده افزایش پیچیدگی طراحی مدارهای مجتمع از یک سو و نیاز به جداسازی فعالیت قسمت¬های محاسباتی و ارتباطی در تراشه¬های امروزی از سویی دیگر، مسیر طراحی را به سوی طراحی¬های در سطح سیستم سوق داده است. از سوی دیگر، هر طراحی سطح بالا برای ساخت، باید در سطوح پایین¬تر انتزاع توصیف شود تا به کمک ابزارهای موجود برای ساخت آماده شود. با افزایش سطح انتزاع، جزییات کمتری در طراحی¬های سطح بالا مدل می¬شود که این، خود، پروسه سنتز بر روی سطوح پایین¬تر را مشکل می¬کند. در این پژوهش، با توجه به ساختار طراحی¬های سطح بالا و با تکیه بر استاندارد 2.0 مدل سازی در سطح تراکنش (TLM 2.0)، روشی برای سنتز این عناصر بر روی سطح انتقال ثبات ارایه شده است. برای این کار، هر طراحی سطح بالا به سه بخش سوکت، واسط و هسته¬های محاسباتی تقسیم شده است و برای هر بخش، روش جداگانه¬ای برای سنتز ارایه شده است. با توجه به سطح بالای انتزاع، همچنین لایه¬ای واسط توسعه یافته که بر استاندارد 1.0 مدل سازی در سطح تراکنش(TLM 1.0) مبتنی است و در سطح پایین¬تری از انتزاع قرار دارد. هر طراحی در مرحله اول بر روی لایه واسط ترجمه می¬شود تا جزییات بیشتری را که برای سنتز در سطح انتقال ثبات لازم است در این سطح پیاده¬سازی کند و سپس با توجه به جزییات در نظر گرفته شده، هر بخش بر روی سطح انتقال ثبات ترجمه می¬شود. لایه واسط، از نظر انتزاع، در سطحی میان استاندارد TLM 2.0 و انتقال ثبات قرار دارد و بنابراین می¬تواند جزییات لازم برای انتقال از یک سطح از انتزاع به سطحی دیگر را فراهم کند. روش¬های سنتز سوکت¬ها بر مبنای ساختار داخلی آن¬ها استوار است. در طول عمل سنتز، سوکت¬ها ابتدا در لایه واسط به پورت¬ها و سپس در گام بعدی به sc_in، sc_out و یا sc_inout که قابل سنتز توسط ابزارهای سنتز هستند تبدیل می¬شوند. سنتز سوکت¬ها علاوه بر ساختار داخلی سوکت، به ساختار تراکنش و سنتز آن در سطح انتقال ثبات نیز وابسته است. برای سنتز بر روی لایه واسط، مفهوم کانال در TLM 1.0 توسعه داده شده است. پس از سنتز واسط¬ها بر روی کانال¬های لایه واسط، با توجه به معلوم بودن ساختار داخلی کانال¬ها، مدل آن¬ها در سطح انتقال ثبات طراحی شده است. همچنین روش¬هایی برای پالایش واسط¬های موجود در TLM 2.0 بر روی کانال¬ها ارایه شده است. برای سنتز هسته¬های محاسباتی نیز از روش مبتنی بر کتابخانه¬هایIP استفاده شده است تا علاوه بر ایجاد امکان استفاده مجدد از هسته های IP، سرعت و دقت سنتز را بالا برد . در این روش، کتابخانه¬ای از هسته¬های IP در اختیار ابزار سنتز قرار می¬گیرد. ابزار سنتز با بررسی عملکرد هسته محاسباتی و مقایسه آن با هسته¬های IP موجود، هسته IP مناسب را انتخاب و جایگزین هسته¬ محاسباتی مورد سنتز می¬کند. با درکنار هم قرار گرفتن عناصر متفاوت سنتز شده، مدل خروجی به دست آمده از لحاظ عملکردی معادل سیستم اولیه در سطح انتقال ثبات می باشد که این تساوی توسط روش¬های درستی¬یابی در سطح TLM قابل اثبات است. روش¬هایی ارایه شده، سازگار با پیشرفت¬های آینده طراحی سخت افزار می¬باشند. استفاده از کتابخانه IP برای سنتز هسته¬های محاسباتی، امکان بروزرسانی کتابخانه با هسته¬های IP جدید را بدون تیاز به تغییر ساختار ابزار سنتز فراهم می¬کند. همچنین لایه واسط قابلیت گسترش توسط کانال¬های اختصاصی را دارا است که می¬توان در صورت طراحی واسط¬های جدید در آینده از این توانایی استفاده کرد.
- Abstract
- Abstract With the ever increasing complexity of digital circuits, traditional methods are no longer able to thoroughly model hardware architectures. Fast progress of technology form one side and the need to model hardware and software for a single system from the other side push the hardware design methodology to move toward higher levels of abstraction. To cope with the fast moving technology, system level design was introduced to describe a system in its early design phase. It emphasizes on separating communication from computation to model complex SoC architectures. Recently, Transaction level modeling (TLM) has been introduced to model systems in higher level of abstraction and provides an early platform for software designers. Using TLM, simulation speed will improve and the simultaneous description of hardware and software decreases the time to market of the final product. With increasing popularity of TLM design methodology, the problem of synthesizing architectures defined in this level of abstraction becomes more significant. As every design should finally be described in transistor level to be fabricated on a chip, trying to develop tools to map current high level architectures to levels such as RTL from which there are available tools down to transistor level seems inevitable. In this research, we focus our attention on TLM 2.0 standard, as the new, well-known standard of transaction level modeling, and introduce methods to synthesize designs at this level down to RTL. From this point, several tools are available at RT level to synthesize the originally TLM architectures to transistor level. The proposed method divides TLM 2.0 models into three different components: sockets, interfaces and computational cores and introduces distinct methods to synthesize these components. Finally, we merge the separately synthesized components to gain a single synthesizable RTL model of the architecture. As TLM designs are described in high level of abstraction and do not contain several details necessary for available synthesis tools, an intermediate layer is introduced to act as a medium between transaction level from one side and RT level from other side. Since the intermediate level should be in a level of abstraction lower than TLM 2.0 and higher than RTL, and with respect to the fact that it should be compatible with TLM 2.0 coding styles, in order to be simulated and tested with other parts of the architecture, this research suggests TLM 1.0 standard for this case. High level designs in TLM 2.0 will be first described in terms of TLM 1.0 components with appropriate amount of details and then synthesized to RTL. Interfaces in TLM 2.0 are synthesized by first describing them in terms of TLM 1.0 channels using our proposed algorithms. The obtained TLM 1.0 descriptions will, in turn, be synthesized to RTL by synthesizing the related channels. Sockets are also described first in terms of ports and exports with the introduced algorithms and after synthesizing the transaction type, they will be synthesized to sc_in, sc_out and sc_inout communication ports. To synthesize computational cores, a library based method is introduced to provide the designer with both speed and accuracy. The proposed method for synthesizing TLM 2.0 architectures is robust and expandable to the future changes of technology. It can be described in terms of a synthesis tool to automate the synthesis process of TLM 2.0 architectures and offer simplicity, speed and accuracy to the hardware designer.
