عنوان پایان‌نامه
طراحی معماری پردازشگر فرو کم توان مقاوم در برابر تغییرات پروسه ی ساخت در فناوری نانو
- رشته تحصیلی
- مهندسی کامپیوتر-معماری کامپیوتر
- مقطع تحصیلی
- کارشناسی ارشد
- محل دفاع
- کتابخانه مرکزی پردیس 2 فنی شماره ثبت: E 2859;کتابخانه مرکزی -تالار اطلاع رسانی شماره ثبت: 72257
- تاریخ دفاع
- ۰۹ شهریور ۱۳۹۴
- دانشجو
- علی تیموری
- استاد راهنما
- مصطفی ارسالی صالحی نسب
- چکیده
- افزایش نیاز به استفاده از کاربردهای سیستم های قابل حمل، از جمله پردازشگر شبکه های حسگر بیسیم موجب شده که طراحی ها بیشتر به سمت کاهش انرژی سوق پیدا کند. یکی از روش های اساسی برای کاهش انرژی مصرفی، مقیاس کردن ولتاژ به نزدیک یا زیر آستانه است که از آن می توان برای کاربردهای فرو کم توان استفاده کرد. با توجه به محدودیت دقت فرایندهای ساخت نانومتری، همیشه مقداری تغییرات نسبت به انتظارات، در خروجی پارامترها وجود دارد و مشخصات عملکردی سیستم طراحی شده دستخوش تغییرات ناخواسته قرار می گیرد. اثر این تغییرات در فناوری های زیر 100 نانومتر مخصوصاً در مقیاس زیرآستانه به دلیل رابطه ی نمایی جریان زیر آستانه با VTH، به شدت بحرانی می شود. از این رو این پژوهش به دنبال آن است که یک پردازنده فروکم توان با در نظر داشتن تغییرات فرایند ساخت ارائه دهد. قبل از طراحی، فاکتورهای مهم حاصل از بررسی پردازنده‌های فروکم توان استخراج و تحلیل شده و رویکردهایی برای طراحی بیان می شود. برای بیان رویکرد ما به سراغ واحد پردازشی حساس و پرکاربرد جمع‌کننده می رویم و 6 ساختار جمع‌کننده، از جهت مساحت، توان مصرفی، کارایی و تغییرات فرایند ساخت مورد مقایسه و تحلیل قرار می دهیم. نتایج حاصل از مقایسه ها نشان می دهد که جمع‌کننده سریال به دلیل داشتن مسیر بحرانی کوتاه تر و مساحت کمتر، دارای بالاترین فرکانس کاری در مقایسه با دیگر جمع‌کننده‌ها و مناسب برای طراحی زیر آستانه است. هم چنین در کنار انرژی مصرفی پایین، تغییرات فرایند آن نیز به طور قابل ملاحظه ای کمتر است. بنابراین معماری پردازنده فروکم توان با دو ویژگی سریال‌سازی برای کاهش مساحت و انرژی نشتی، و طول مسیر بحرانی کوتاه تر برای کاهش اثر تغییرات فرایند ساخت پیشنهاد می شود. نتایج حاصل از اجرای چند آزمون بر روی پردازنده پیشنهادی در فناوری 90 نانومتر و آنالیز تغییرات فرایند نشان می دهد که اثر تغییرات فرایند به صورت انحراف از میانگین تأخیر، برای پردازنده پیشنهادی حداقل 7/2 برابر کمتر از پردازنده فروکم توان ساب لیمینال دوباره پیاده سازی شده است علاوه بر این، مینیمم انرژی مصرفی این پردازنده به ازای هر دستور، 2 برابر مینیمم انرژی پردازنده ساب لیمینال مذکور است. کلمات کلیدی: پردازنده فروکم توان، تغییرات فرایند ساخت، پردازنده¬ی شبکه¬های حسگر، آنالیز SSTA، سریال‌سازی، ولتاژ زیرآستانه، پردازنده SIMD.
- Abstract
- The growing demand for portable applications such as wireless sensor networks, leads to low energy system design. One of the most effective tecniques in digidal circuits for power consumption reduction is supply voltage scaling to near/sub threshold regime, which seems to be mandatory for ultra-low power applications. Timing charactestics of devices are affected by variations in manufacturing process parameters and these unwanted changes cause the design functionality to fail and the process yiled is reduced severely. The effects of variations in 100nm technologies and below, particularly in the subthreshold region is an extremely critical because of the exponential relationship between the VTH and subthreshold current. In order to tolerate the effects of process variation, we have proposed an ultra-low-power processor architecture in this study. In order to extract design guidelines, important factors of ultra-low power processor should be analyzed. We have used adder units as sensitive and widely processing elements. We have selected 6 adder structures; we have compared and analyzed these structures in terms of area, power, performance and process variation. The results of the comparison indicate that the serial structure due to shorter critical path and less area, has the highest working frequency compared to the others and is proper for ultra low power design. In addition to the energy efficiency, also process variation is reduced significantly. Consequently, ultra-low power processor architecture is proposed with two important specifications; once serialization to reduce area and leakage power, and next the shorter critical path to reduce the effect of process variation. The results of processor evaluation in 90 nm technology show that deviations from the average delay for proposed architecture is at least 2.7 times less than the reimpelemeted subliminal processor. In adition, the proposed processor has 2 times lower energy consumption per instruction in minimum energy point compared to reimplemented subliminal processor. Keywords: Ultra-Low-Power Processor, Process Variation, Sensor Network processor, SSTA Analysis, Serialization, Sub-threshold Voltage, SIMD Processor.
