عنوان پایان‌نامه
طراحی و شبیه سازی شبکه روی تراشه قابل اطمینان در برابر خرابی ها
- رشته تحصیلی
- مهندسی کامپیوتر-معماری کامپیوتر
- مقطع تحصیلی
- کارشناسی ارشد
- محل دفاع
- کتابخانه دانشکده برق و کامپیوتر شماره ثبت: E1984;کتابخانه مرکزی -تالار اطلاع رسانی شماره ثبت: 50727;کتابخانه مرکزی پردیس 2 فنی شماره ثبت: E 1984
- تاریخ دفاع
- ۱۳ شهریور ۱۳۹۰
- دانشجو
- مینا ابراهیم زاده
- استاد راهنما
- بهجت فروزنده
- چکیده
- با کاهش روز به روز اندازه در سیستم های VLSI، تجمیع ده ها بلوک از هسته های پردازشی در یک سیستم روی تراشه، تبدیل به عملی امکان پذیر گردیده است. در سالهای اولیه پیدایش سیستم های بر روی تراشه ((SOC، گذرگاه ها با توجه به استفاده ای که در معماری پردازنده ها می شد به عنوان تنها راه برقراری ارتباط بین عناصر پردازنده و حافظه های بر روی تراشه بودند، در همان اوایل با توجه به تعداد کم عناصر پردازنده و حافظه های بر روی تراشه و در نتیجه میزان کم انتقال داده بر روی تراشه گذرگاه ها به خوبی از عهده این کار برآمدند و انتقال داده بین این عناصر را با کارایی بالا انجام دادند ولی با افزایش تعداد پردازنده ها و افزایش پیچیدگی سیستم های روی تراشه ای (SOC) گذرگاه ها دیگر جوابگوی این میزان انتقال داده ها نبودند. زیرا پهنای باند گذرگاه بین همه عناصر متصل شده به آن تقسیم می شد و این پهنای باند برای این میزان انتقال داده ها کافی نبود ، با توجه به کارایی پایین گذرگاه ها طراحان به دنبال راهی برای حل مشکل انتقال داده ها بر روی تراشه ها پرداختند که منجر به پیدایش تکنولوژی شبکه بر روی تراشه (NOC) شد، بنابراین با افزایش پیچیدگی مدارات مجتمع، شبکه های روی تراشه راه حلی اساسی برای آدرس دهی چالش های ارتباطی در معماری های SOC به شمار آمدند. با پیدایش شبکه بر روی تراشه، مشکلات مربوط به انتقال داده ها بین پردازندهها، حافظه ها یا پردازنده و حافظه حل شد و تکنولوژی سیستم های موجود بر روی یک تراشه جای خود را به تکنولوژی شبکه بر روی تراشه داد. با حل شدن مشکلات مربوط به انتقال داده ها طراحان دوباره روز به روز بر تعداد پردازنده ها و حافظه ها بروی یک تراشه می افزودند تا بتوانند کارهای متفاوتی را با یک تراشه انجام دهند که این کار باعث پیچیده شدن شبکه و نامتقارن شدن آن شد و کارایی کل قطعه پایین آمد،همچنین مجتمع سازی سریع در تکنولوژی و افزایش پیچیدگی مدارات نیز از دلایلی است که می تواند رشد سریع احتمال روبرو شدن با خرابی ها را در اجزای مختلف شبکه های روی تراشه به دنبال داشته باشد، با توجه به موارد بالا طراحی NOC قابل اطمینان که در آن احتمال بازیابی از شکست و تحمل‌پذیری خرابی در حد مطلوب باشد، اهمیت زیادی یافته است. بنابراین هدف اصلی در این پایان نامه طراحی و شبیه‌سازی یک NOC است که مؤلفه‌های آن بتوانند خرابی‌ها را با سربارهای سخت‌افزاری و توان مصرفی معقول تحمل نمایند و از آنجایی که در این پایان نامه با یک معماری جدید سعی در بهبود قابلیت اطمینان، افزایش کارایی و کاهش توان مصرفی را داریم لذا در ابتدا یک سوئیچ جدید برای اینگونه شبکه های روی تراشه طراحی و پیاده سازی شده است. در بخش دوم به ارائه ی معماری جدید برای شبکه های روی تراشه ای پرداخته ایم. روش پیشنهاد شدهبا کوتاهتر کردن مسیر بین مبدا و مقصد، احتمال مواجه شدن بسته ها با خطاهای زیاد در طول مسیر را کم میکند.با توجه به نتایج به دست آمده از شبیه سازی، روش پیشنهاد شده دارای کارایی بالاتری و توان مصرفی کمتری نسبت به روش های قبلی می باشد.
- Abstract
- With the growing complexity in consumer embedded products, new tendencies forecast heterogeneous Multi-Processor Systems- On-Chip (MPSoCs) consisting of complex integrated components communicating with each other at very high-speed rates. Intercommunication requirements of MPSoCs made of hundreds of cores will not be feasible using a single shared bus or a hierarchy of buses due to their poor scalability with system size, their shared bandwidth between all the attached cores and the energy efficiency requirements of final products. To overcome these problems of scalability and complexity, Networks-On-Chip (NoCs) have been proposed as a promising replacement to eliminate many of the overheads of buses and MPSoCs connected by means of general-purpose communication architectures. However, the development of application-specific NoCs for MPSoCs is a complex engineering process that involves the definition of suitable protocols and topologies of switches, and which demands adequate design flows to minimize design time and effort. In fact, the development of suitable high-level design and synthesis tools for NoC-based interconnects is a key element to benefit from NoC-based interconnects design in nanometer-scale CMOS technologies. So With an increasing trend to implement Network-on- Chip (NoC)-based Multi-Processor Systems-on-Chips (MPSoCs), NoCs need to have guaranteed Power consumption. Many current NoCs consume too much area and power. In this work, we present an area and power efficient topology for NoC. We replaced switches with new designed switch in the network interface and incur almost no loss in performance. Whit this topology we also can reduce latency.
