عنوان پایان‌نامه

تکنیک های مداری برای طراحی مبدلهای داده آنالوگ به دیجیتال توان پایین در تکنولوژی نانو CMOS



    دانشجو در تاریخ ۱۳ مهر ۱۳۹۰ ، به راهنمایی ، پایان نامه با عنوان "تکنیک های مداری برای طراحی مبدلهای داده آنالوگ به دیجیتال توان پایین در تکنولوژی نانو CMOS" را دفاع نموده است.


    رشته تحصیلی
    مهندسی برق-الکترونیک-مدار وسیستم
    مقطع تحصیلی
    کارشناسی ارشد
    محل دفاع
    کتابخانه دانشکده برق و کامپیوتر شماره ثبت: E2032;کتابخانه مرکزی -تالار اطلاع رسانی شماره ثبت: 53016;کتابخانه مرکزی پردیس 2 فنی شماره ثبت: E 2032
    تاریخ دفاع
    ۱۳ مهر ۱۳۹۰
    دانشجو
    کامبیز نان بخش
    استاد راهنما
    ناصر معصومی, صمد شیخائی
    چکیده
    لینک فایل چکیده
    در سال¬های اخیر با پیشرفت تکنولوژی CMOS و کاهش ولتاژ تغذیه، کارایی پردازنده¬های دیجیتال افزایش چشم¬گیری داشته¬است. این پیشرفت در کارایی مدارات دیجیتال، نیاز به مبدل¬های آنالوگ به دیجیتال با عملکرد¬ بالاتر و توان مصرفی پایین¬تر را هر چه بیشتر افزایش می¬دهد. در این تحقیق، در ابتدا تاثیر پیشرفت تکنولوژی روی انواع متداول مبدل¬های آنالوگ به دیجیتال بررسی شده، سپس از بین مبدل¬های موجود، مبدل پایپ¬لاین به علت پوشش بازه وسیعی از سرعت و دقت، برای تحقیق بیشتر انتخاب شده¬است. با کاهش بهره¬ذاتی ترانزیستورها و همچنین کاهش ولتاژ منبع تغذیه در تکنولوژی¬های جدید، طراحی مبدل¬های پایپ¬لاین با محدودیت¬هایی روبرو بوده¬است. در سال¬های اخیر برای غلبه بر این مشکلات و در نتیجه افزایش عملکرد و همچنین کاهش توان¬مصرفی این مبدل¬ها، روش¬های گوناگونی ارائه شده¬است. در این تحقیق، با توجه به تنوع این روش¬¬ها، ابتدا یک بررسی دقیق و جامع برروی آن ها صورت گرفته، سپس بر اساس عملکرد آن¬ها راه¬حل¬های مذکور را به سه دسته تقسیم کرده¬ایم: 1- اشتراک تقویت¬کننده بین طبقات 2-استفاده از تقویت¬کننده¬های با بهره پایین 3- حذف بلوک تقویت¬کننده و استفاده از ساختارهای جدید. در ادامه کار با توجه به بررسی¬های انجام شده، روش جابه¬جایی-¬سطح¬-همبسته را به علت جبران محدودیت¬های ناشی از بهره محدود تقویت¬کننده و همچنین قابلیت افزایش دامنه سیگنال ورودی، برای بررسی بیشتر انتخاب و دو ساختار جدید برای بهبود عملکرد آن ارائه شده¬است. در پایان، با استفاده از ساختار پیشنهادی دوم، یک مبدل پایپ¬لاین با دقت 10-بیت و سرعت نمونه¬برداری 50 مگاهرتز در تکنولوژی 90 نانومتر CMOS با ولتاژ تغذیه یک ولت طراحی شده-است. نتایج شبیه¬سازی نشان می¬دهد که مبدل فوق در ازای ورودی نایکوئیست (4/23 مگاهرتز) دارای مقدار بیت موثری برابر با 34/9-بیت و توان مصرفی برابر با mW6/4 می¬باشد.
    Abstract
    Analog-to-digital converters are the most commonly used blocks in embedded systems. Applications of ADCs include current and temperature sensing, wireless communication, motor control and a myriad of others. Among various ADC architectures, for achieving in medium resolutions and medium-to-high bandwidths, the pipeline architecture is probably the most favorite when considering low-power design. With scaling down of CMOS devices, digital circuits are benefited with higher speeds, lower power and smaller chip areas, thereby, demanding faster and more accurate ADCs for data conversion. Moreover, for reducing costs, especially in applications which necessitate high levels of signal processing like wireless portable communication, analog and digital circuits must be designed on a single chip (SoC). By scaling to smaller technologies and lower supply voltages, however, analog circuits suffer from limited intrinsic gain and lower signal swings; which, consequently, limit the linearity and accuracy of pipeline ADCs. To overcome these issues and thereby design low-power high performance pipeline ADC, in recent years new techniques have been proposed. In this research, these techniques were thoroughly studies and reviewed; later, due to their diversity and method a new taxonomy was proposed as follows: 1.Op-amp sharing between stages, 2.using low-gain amplifiers and 3.eliminating the op-amp block and replacing it with power efficient circuits. Among these techniques, in this research, the correlated level shifting technique was opted for further study, mainly, due to its gain enhancement capabilities and allowing high swing operation in lower supply voltages. Later, two novel techniques have been proposed which increase the error correction capability of the correlated level shifting technique while further reducing its power consumption. To validate the research work in this thesis, a 10b 50MS/s pipeline ADC was designed in 90nm CMOS technology using the second proposed structure. Low-power low-gain amplifiers have been applied for all stages to further increase power efficiency at these specifications. Simulation results show that at nyquist rate (23.4MHz) the designed pipeline ADC achieves 9.34 effective numbers of bits, while consuming 4.4mW from a 1V power supply