عنوان پایان‌نامه
روش هایی برای ارتباطات روی تراشه قابل اعمال بر سیستم و شبکه روی تراشه
- رشته تحصیلی
- مهندسی کامپیوتر-معماری کامپیوتر
- مقطع تحصیلی
- کارشناسی ارشد
- محل دفاع
- کتابخانه پردیس 2 فنی شماره ثبت: E 2162;کتابخانه مرکزی -تالار اطلاع رسانی شماره ثبت: 55902
- تاریخ دفاع
- ۱۳ مهر ۱۳۹۰
- دانشجو
- وحیده اخلاقی
- استاد راهنما
- علی افضلی کوشا
- چکیده
- به منظور مقابله با محدودیت‌های کارایی و توان مصرفی تعداد زیاد کاربردهایی که بر روی یک ابزار الکترونیکی اجرا می‌شوند، چندین هسته پردازشی بر روی یک سیستم روی تراشه مجتمع شده‌اند. بعلاوه به دلیل کاهش پیوسته ابعاد افزاره‌ها ، تاخیر و توان مصرفی نسبی سیم‌ها نسبت به گیت‌ها بیشتر شده است. بنابراین، کارایی سیستم‌های چند پردازنده بر روی تراشه به شدت به معماری اتصالات روی تراشه وابسته است. رسانه گذرگاه مشترک به عنوان یکی از قدیمی‌ترین روش‌های ارتباطی، با افزایش تعداد المان‌ها به رسانه¬ای ناتوان مبدل گشته است. به عنوان راه حل دیگر مسئله ارتباطات، طراحان شبکه روی تراشه را پیشنهاد نمودند. در سیستم¬های چند پردازنده امروزی طراحان تلاش نموده‌اند تا المان¬های محاسباتی و ذخیره‌سازی را که با یکدیگر ارتباط زیادی دارند تا حد امکان نزدیک هم قرار دهند. بنابراین در این پژوهش، روش‌هایی با آگاهی از افزایش محلی بودن ارتباطات برای کاهش تاخیر و توان مصرفی شبکه¬های روی تراشه ارائه شده است. اولاً، در این تحقیق معماری مسیریابی ارائه شده که در آن پهنای باند کانال فیزیکی به دو بخش تقسیم شده است. نسبت تقسیم بر اساس درصد ارتباطات محلی تعیین می‌شود. همچنین مسیر بسته¬هایی که به گره‌هایی با فاصله نزدیکتر می روند از آن‌هایی که به نقاط دورتر می‌روند از یکدیگر جدا شده است. همچنین چند روش کاهش توان مصرفی در معماری سوئیچ‌ها بکار گرفته شده است. اول اینکه با توجه به وجود دو مسیر برای دو نوع از ارتباطات در معماری ارائه شده، فرکانس کاری و ولتاژ تغذیه مدارات مربوط به ارتباطات محلی را می¬توان تا حدی کم نمود و توان مصرفی شبکه روی تراشه را کاهش داد. به عنوان دومین راهکار کاهش توان، لایه شبکه مربوط به ارتباطات محلی به گونه¬ای طراحی شده است که تاخیر کمتری دارد. بنابراین، نسبت به مسیریاب پیشنهادی اول با کاهش بیشتر فرکانس و ولتاژ تغذیه، توان و انرژی مصرفی کمتری را داراست.
- Abstract
- To deal with performance and power consumption constraints of an increasing number of applications running on a same electronic device, multiple processing cores are integrated into a single SoC (System on Chip). In addition, due to continuing scaling of device dimensions, relative delay and power consumption of wires is becoming greater than those of gates. So, performances of CMP systems will heavily depend on on-chip interconnect architectures. Shared buses, as one of the most conventional communication methods turn to an ineffective media. As another solution to the communication problem, designers proposed Network on Chips (NoC) architecture. In modern multiprocessor systems on chip, designers made an effort to place the computational and memory elements which highly communicate with each other, close together as far as possible. Thus, in this project, some techniques which are cognizant of the increase in communication locality are proposed to reduce the latency and energy consumption of on chip networks. Firstly, a router architecture in which the bandwidth of channels is divided into two parts is proposed. The division rate is determined based on the percentage of local communication. Also, the routes of packets going to the near destinations are separated from those destined to long-distant ones. Furthermore, some power reduction techniques have been applied to router architectures. First, regarding the existence of two routes for two types of communication in our proposed router architecture, the operating frequency and supply voltage of circuits dedicated to local communication can be reduced to some extent, and hence it decreases power consumption of on-chip networks. As second power reduction approach, the network layer of local communication is developed to have lower latency. Hence, compared to the first proposed router architecture, it consumes less power and energy by employing further reduced operating frequency and supply voltage.
