عنوان پایان‌نامه
خاص منظوره کردن پردازنده های نهفته با هدف افزایش قابلیت اطمینان
- رشته تحصیلی
- مهندسی کامپیوتر-معماری کامپیوتر
- مقطع تحصیلی
- کارشناسی ارشد
- محل دفاع
- کتابخانه دانشکده برق و کامپیوتر شماره ثبت: E1959;کتابخانه مرکزی -تالار اطلاع رسانی شماره ثبت: 49973;کتابخانه مرکزی پردیس 2 فنی شماره ثبت: E 1959
- تاریخ دفاع
- ۱۱ مهر ۱۳۹۰
- دانشجو
- هادی پاشازاده
- چکیده
- مطالعات اخیر نشان داده است که پردازنده¬های نهفته روز به روز نسبت به پذیرش خرابی¬های گذرا مستعدتر می¬شوند. امروزه با پیشرفت فن¬آوری ساخت و با کاهش اندازه کانال، تعداد ترانزیستورها روی تراشه افزایش یافته است. از طرف دیگر با کاهش سطح ولتاژ روی تراشه تأثیر خرابی¬های گذرا بالا رفته است. به طوری¬که مطالعات نشان داده¬اند 90% خطاهای سیستمی توسط خرابی¬های گذرا ایجاد می¬شوند. این خطاها به صورت تصادفی و یکنواخت روی تراشه توزیع می¬شوند. از طرفی حافظه¬های نهان 50 الی 60 درصد مساحت روی تراشه را اشغال می¬کند. پس محافظت از حافظه¬های نهان یک امر مهم و اساسی برای قابلیت اطمینان پردازنده می¬باشد. حافظه¬ی نهان دستورالعمل در مسیر بحرانی پردازنده قرار دارد و این امکان را فراهم می¬کند که خطای نرم به سادگی به پردازنده منتشر شود. روش¬های تخمین و ارزیابی قابلیت اطمینان پردازنده که در سطح معماری ارائه شده¬اند به طراح کمک می¬کنند تا در مراحل اولیه طراحی، با سرعت بیشتر و هزینه کمتر بتواند میزان مقاوم¬سازی مورد نیاز اجزای سیستم را تخمین بزند. ما نیز در این کار از فاکتور آسیب¬پذیری حافظه¬ی نهان به عنوان ابزار تخمین و ارزیابی بهره بردیم. مقدار میانگین فاکتور آسیب¬پذیری حافظه¬ی نهان برای محک¬های انتخابی 89/37 % بدست آمد. ما از خاصیت توزیع متعادل دسترسی¬ها به خطوط حافظه¬ی نهان متوازن در کنار سرعت دسترسی مدل نگاشت مستقیم بهره بردیم و برای اولین بار قابلیت اطمینان حافظه¬ی نهان دستورالعمل را توسط ساختار حافظه¬ی نهان متوازن تا 34/39% کاهش در فاکتور آسیب پذیری، بالا بردیم. نتایج حاصل نشان می¬دهند که در کنار بهبود نسبی 33/18 درصدی فاکتور آسیب پذیری حافظه¬ی نهان دستورالعمل، نرخ عدم برخورد 70% بهتر شده که منجر به کاهش 66/6% تعداد سیکل پردازنده (با طول سیکل ثابت) شده¬است. سربار مساحت تحمیل شده به سیستم 3/4% مساحت حافظه-ی نهان متداول خواهد بود.
- Abstract
- Recent researches show that embedded processors are increasingly susceptible to transient errors. Nowadays with the improvement in fabrication technology, transistor channel size is decreasing. By growing the number of transistors and reducing the level of voltages, transient errors can simply impact the processor reliability. Also studies show that more than 90% of system errors have been occurred by transient errors. Transient errors are randomly and uniformly distributed on the chip area. On the other hand more than 50% of on-chip area is consumed by cache memories. Accordingly protecting cache memories plays an important role in processor reliability. Due to the fact that, instruction cache accessed by processor in each cycle of instruction execution, soft errors can simply propagate to the processor. Proposed architectural level estimation and evaluation methods of reliability help designers to cost-effectively estimate the reliability enhancements required by the design constraints in early stages of design flow. In this work we used cache vulnerability factor as an evaluation method. We found that average CVF for selected benchmarks is 37.89%. In this work proposed balanced cache method applied to instruction caches to improve reliability. Using balanced cache as processor’s instruction cache results in lower conflict misses rate. Hence the CVF of balanced cache achieves up to 39% improvement in specific benchmark and particular cache configuration. The balanced cache method leads us to 6.66% reduction in total number of cycles. Also this work presents 18.33% better CVF than conventional instruction cache and 70% reduction in miss rate. But as an overhead, balance cache consumes 4.3% more chip area. Keywords: Embedded Processor- Soft Error- Reliability- Cache Vulnerability Factor
