عنوان پایان‌نامه
طراحی و شبیه سازی مدارات درایو ولتاژ بالا در تکنولوژی CMOS ولتاژ پایین
- رشته تحصیلی
- مهندسی برق-الکترونیک-مدار وسیستم
- مقطع تحصیلی
- کارشناسی ارشد
- محل دفاع
- کتابخانه پردیس 2 فنی شماره ثبت: E 2121;کتابخانه مرکزی -تالار اطلاع رسانی شماره ثبت: 54782
- تاریخ دفاع
- ۱۳ مهر ۱۳۹۰
- دانشجو
- صهبا ثابت قدم جهرمی
- استاد راهنما
- بهجت فروزنده
- چکیده
- با کاهش ولتاژ تغذیه نامی در نسل¬های جدید CMOS، برخی مدارهای جانبی و مدارهای مجتمع هنوز به ولتاژهای تغذیه بالا مانند V3/3 و V5 نیاز دارند. برای این که این قسمت¬ها بتوانند با بقیه قسمت¬ها ارتباط برقرار کنند، به بافرهای I/O نیاز داریم که قابلیت ارسال و دریافت سیگنال با ولتاژهای بالاتر و پایین¬تر از تکنولوژی خودشان را نیز داشته باشند. از آن جایی که در ساختار این بافرها، ترانزیستورها باید با ولتاژ تغذیه¬ای بالاتر از ولتاژ نامی کار کنند، در طراحی چنین بافرهایی به چالش¬هایی از قبیل نگه داشتن ولتاژهای دو سر ترمینال¬های ترانزیستورها در محدوده مجاز و مهار جریان نشتی برمی¬خوریم. پایه روش طراحی چنین مدارهایی استفاده کردن از پشته¬های ترانزیستوری است. این پایان¬نامه به بررسی روش¬های موجود پیاده¬سازی بافرهای I/O با دامنه وسیع می¬پردازد و روش و ساختار جدیدی برای بافر I/O با دامنه وسیع با سه سطح ولتاژ مطرح می¬کند. در ابتدا به توضیح اشکالاتی که در کارکرد با ولتاژهای بالا پیش می¬آید و روش پشته کردن پرداخته می¬شود. سپس به بررسی ساختارهای پیشین بافرهای I/O با سه سطح ولتاژ V5، V3/3 و V8/1 پرداخته می¬شود. این بررسی¬ها مشکلاتی را در قسمت¬های مختلف این ساختارها نشان می¬دهد. با اضافه کردن یک طبقه کمکی و عوض کردن ساختار دیگر قسمت¬ها از جمله مدار بایاس دینامیکی گیت، مدار چاه n شناور، مدار دنبال¬کننده گیت و ... به بافری می¬رسیم که از لحاظ ماکزیمم فرکانس کارکرد، قابلیت اطمینان و توان مصرفی مشخصه¬های بهتری نسبت به کارهای پیشین دارد. بافر پیشنهادی در تکنولوژی ?m35/0 پیاده¬سازی شده و ماکزیمم فرکانس کارکرد آن در سطوح ولتاژ V5، V3/3 و V8/1 به ترتیب به MHz 120، MHz 143 و MHz100 رسیده است. ماکزیمم فرکانس کارکرد در هر یک از سه سطح ولتاژی ذکرشده به ترتیب %92، %4/14 و %138 افزایش داشته¬است. و توان استاتیک مصرفی به ترتیب %5/51، %2/32 و %9 کاهش داشته¬است.
- Abstract
- Despite the reduction of power supplies in newer CMOS technologies, some peripheral and integrated circuits still need high supply voltages such as 3.3V and 5V. In order for these parts to be able to communicate with other parts, I/O buffers are needed that are able to send and receive signals with voltages higher and lower of that of their own technologies. Because in the structure of such buffers, transistors have to work with voltages higher than their nominal voltage, in design of these buffers, we have to deal with problems such as keeping voltages between transistor’s terminals in allowable range and restraining leakage currents. The basic of this kind of design is using transistor stacks. In this thesis, different approaches to implementation of wide range I/O buffers are investigated and a new method and structure for design of a wide range I/O buffer with three voltage levels is proposed. First, the issues of working with high voltages are discussed and stacking approach is introduced. Then, previous structures of buffers with three voltage levels of 5V, 3.3V and 1.8V are studied. The results show problems in different parts of these structures. By adding an auxiliary stage and improving other stages such as dynamic gate bias generator, nwell floating circuit, gate tracking circuit, …, a buffer is made that has higher maximum operating frequency, less power consumption and better reliability compared to prior arts. The proposed buffer was implemented in 0.35?m CMOS technology and its maximum operating frequency in 5, 3.3 and 1.8 voltage levels are 120MHz, 143MHz and 100MHz, respectively. Maximum operating frequency had 92%, 14.4% and 138% increase in each o f the mentioned voltage levels. And static power consumption was reduced 51.5%, 32.5% and 9%, respectively.
