عنوان پایان‌نامه
طراحی کتابخانه آسنکرون با رویکرد کاهش توان و افزایش قابلیت اطمینان
- رشته تحصیلی
- مهندسی کامپیوتر-معماری کامپیوتر
- مقطع تحصیلی
- کارشناسی ارشد
- محل دفاع
- کتابخانه دانشکده برق و کامپیوتر شماره ثبت: E1932;کتابخانه مرکزی -تالار اطلاع رسانی شماره ثبت: 50062
- تاریخ دفاع
- ۲۸ تیر ۱۳۹۰
- دانشجو
- فتانه جعفری
- استاد راهنما
- سیامک محمدی
- چکیده
- مقیاس کردن تکنولوژی سبب افزایش تعداد ترانزیستورها در تراشه و همچنین بهبود عملکرد آن شده است. برتری های مرتبط با مقیاس کردن تکنولوژی هزینه هایی از قبیل افزایش توان مصرفی به ویژه توان نشتی و بالا رفتن حساسیت مدارها به تغییرات پارامترها را موجب می شود. همچنین با کاهش عدد تکنولوژی سهم توان نشتی از توان کل افزایش یافته و قابل چشم پوشی در برابر توان دینامیک نمی باشد. به این ترتیب امروزه ایجاد تکنیک های کاهش توان و افزایش تحمل مدار های دیجیتال در برابر تغییرات، مهمترین التزام برای صنعت نیمه هادی است. در سال¬های اخیر مدارهای آسنکرون بدلیل حذف پالس کلاک، برتری هایی را در کاهش توان مصرفی، بالا بردن مقاومت مدار در برابر خطا و کاهش حساسیت مدار به تغییرهای پارامترها از خود نشان داده اند. همچنین بر خلاف مدارهای سنکرون، مشکل های مربوط به توزیع کلاک در سطح تراشه را ندارند. ماهیت خاص روش¬های پیاده¬سازی آسنکرون، به طور اتوماتیک قابلیت تحمل پذیری خرابی را برای سیستم ایجاد می‌نماید. به طور نمونه میتوان به قابلیت مدارات آسنکرون در کاهش سطح کاری و در نتیجه کاهش سرعت در صورت وجود خطا و همچنین استفاده از گیت¬های آستانه اشاره نمود. از طرفی دیگر، با کوچکتر شدن ابعاد ترانزیستورهای bulk MOSFET ، آسیب پذیری آن ها نسبت به تأثیرهای مقیاس شدن بالا می رود. به همین دلیل در آینده نزدیک روند تغییر تکنولوژی به دلیل محدودیت های مقیاس کردن دیگر مطابق قانون مور نخواهد بود. تکنولوژی دو گیتی FinFET به نظر راه حل مناسبی برای کاهش تأثیرات مقیاس کردن مانند تأثیرات کانال کوتاه و پدیده دیبل می باشد به علاوه قابلیت کنترل ولتاژ آستانه توسط گیت دوم، توان نشتی را به میزان قابل توجهی کاهش می دهد. در این پژوهش پتانسیل ترانزیستورهای FinFET را در طراحی مدارهای آسنکرون بررسی می کنیم. تأثیرات کانال کوتاه، توان نشتی پایین، کنترل ولتاژ آستانه و پتانسیل آن ها برای طراحی های کم مساحت از انگیزه های استفاده از این ترانزیستور در مدارهای آسنکرون می باشد.
- Abstract
- Scaling of single-gate MOSFET has delivered significant increase in transistor density and circuit performance. However, bulk CMOS is susceptible to scaling effects such as high power consumption especially leakage power and process variations. In today’s technology, power efficiency is a dominant factor in circuit efficiency and with scaling and therefore higher transistor count, leakage power accounts for a significant portion of total power consumption. In recent years, asynchronous circuits have exhibited lower power consumption, process variations and higher robustness with eliminating global clock. In near future, further scaling of bulk MOSFET would not be possible due to the increasingly scaling effects. Double-gate FinFETs have proved to be a promising alternative for deep sub-micron bulk CMOS. In this work, we investigate the feasibility of FinFET transistors in designing asynchronous circuits. Excellent short channel characteristics, low leakage power, threshold voltage control and the potential of designing area-efficient circuits are the motivation to employ FinFET transistor in asynchronous circuit design. We have designed and implemented four novel FinFET-based asynchronous libraries which differ in their front and back gate connections. The asynchronous elements are compared to the traditional C-element with bulk transistors as well as a low power version of bulk C-element. We observe that FinFET elements are more efficient in area and leakage power compared to their bulk versions. In the second phase we present a soft error analysis for our FinFET C-elements as well as two selected threshold gates in asynchronous circuits and propose methods to harden them against soft errors. In the end, to evaluate our libraries we designed and implemented various asynchronous circuits such as dual rail pipeline, arbiter, sender wrapper, and receiver wrapper with these FinFET-based elements and compare them to their bulk MOSFET counterparts.
