عنوان پایان‌نامه
طراحی مدارهای مجتمع دیجیتال توان پایین تحت تأثیر نوسانات فرآیند
- رشته تحصیلی
- مهندسی برق-الکترونیک-مدار وسیستم
- مقطع تحصیلی
- کارشناسی ارشد
- محل دفاع
- کتابخانه مرکزی -تالار اطلاع رسانی شماره ثبت: 50141
- تاریخ دفاع
- ۱۲ مرداد ۱۳۹۰
- دانشجو
- سولماز حاج محمدی
- استاد راهنما
- علی افضلی کوشا
- چکیده
- طبق قانون Moore تعداد ترانزیستورها در یک تراشه در طی دو سال دو برابر می شود. ادامه ی روند این قانون در صورتی امکان پذیر است که بتوان اثر نوسانات را کاهش داد. همچنین با کوچک شدن ابعاد ترانزیستورها و نیاز مبرم به مدارات با کارایی و قابلیت اعتماد بالا و طول عمر باتری زیاد که باید در شرایط دمایی و محیطی خاص کار کنند، نیاز مبرم به تکنولوژی هایی با سرعت عملکرد بالا و مصرف توان پایین افزایش یافته است. در طراحی های توان پایین هدف افزایش طول عمر باتری با توجه به کارایی بالای مدار است. کاهش توان مصرفی در وسایل الکتریکی بویژه وسایل الکترونیکی سیار نظیر موبایل یا لپ تاپ یکی از عواملی است که در کارایی این وسایل نقش عمده ای دارد. از این رو به منظور کاهش توان مصرفی در مدارهای CMOS، با پیشرفت تکنولوژی اندازه ی ولتاژ تغذیه کاهش می یابد. توان مصرفی از دو بخش عمده، توان نشتی و توان سوئیچینگ تشکیل شده است. توان نشتی از دو منبع اصلی، توان نشتی مد انتظار و توان نشتی حالت فعال تشکیل شده است. با در نظر گرفتن ایین امرکه مدار در حالت فعال و یا در حالت انتظار کار می کند، می توان از تکنیک های مختلفی جهت کاهش توان نشتی مدار استفاده کرد. وقتی ورودی های مدار سویئچ نمی کنند، می توان از تکنیک هایی نظیر استفاده از ترانزیستور خواب، بایاس بدنه، استفاده از ولتاژ آستانه های متفاوت و غیره استفاده کرد. در حالیکه تا مدتها استفاده از تکنیک ولتاژ آستانه های متفاوت که در پروسه ساخت به ترانزیستور ها اعمال می گردد، تنها روش جهت کاهش توان نشتی در حالت فعال مدار محسوب می شد. اخیرا تکنیک استفاده از طول گیت های مختلف برای کاهش توان نشتی فعال مدار استفاده می گردد. در این حال از ترانزیستور هایی با طول گیت بزرگتر در مسیر های بحرانی استفاده می کنیم، که افزایش جزئی ای در تاخیر مدار و کاهش در توان مدار را بهراه دارد. با پیشرفت تکنولوژی و کاهش طول ترانزیستور ها اثر مخرب نوسانات فرایند در کارایی مدار افزایش می یابد. با توجه به عدم دقت ایجاد شده ناشی از کاهش طول کانال، افزایش طول ترانزیستور هایی که در مسیر بحرانی واقع نیستند، می تواند علاوه بر کاهش توان نشتی مدار باعث کاهش اثرات مخرب توان نشتی نیز گردد. در این پروژه روش ترکیبی استفاده از ترانزیستور خواب و بایاس طول گیت بطور همزمان استفاده شده است. نتایج شبیه سازی با استفاده از نرم افزار Hspiceدر مدار جمع کننده ی آینه ای تک بیتی در تکنولوژی های 130، 90، 65و 45 نانومتر صورت گرفته است. نتایج اعمال تکنیک مورد نظرنشان می دهد که این روش توان نشتی مدار را در مقایسه با مدار ساده تا 94% کاهش میدهد و در مقایسه با مداری که فقط از ترانزیستور خواب استفاده شده است 9% کاهش توان نشتی را داریم. همچنین مدار نوسانات فرایند ناشی از نوسانات طول گیت تا 45% و ناشی از نوسانات ولتاژ آستانه را تا 18% در تکنولوژی 45 نانومتر کاهش میدهد.
- Abstract
- Rapid progress in semiconductor technology shrinking constantly device parameters results in an increase chip density and operation frequency. This leads to an increased power consumption which is a crucial aspect in portable devices because high power consumption shortens the battery service life. The aim of low-power design is thus to extend the battery service life while meeting performance requirements. Even for non-portable devices power consumption is an important issue, since excessive power dissipation results in increased packaging and cooling costs as well as reliability problems. Therefore battery life, circuit performance, reliability and packaging cost are affected by power consumption in integrated circuits. [1] Power dissipation of integrated circuits comprises different components depending on the circuit operating mode. First, the switching or dynamic power consumption emerges from the (dis-)charging process ofcapacitive loads. It dominates the overall power consumption during the active operation mode. Second, there are two primary leakage sources, the activecomponent and the standbyleakage component which are caused by different mechanisms that are mostly a result of the not ideal behavior of isolating parts of the circuit. Two types of methodologies are used for leakage reduction based on whether circuit is in active mode or standby mode. Standby techniques are used for reducing leakage current when the block is not switching. Several techniques such as sleep transistor, body biasing, and multi threshold CMOS have been proposed for reducing standby power. Nonetheless the only conventional approach for run time power reduction is the multi-Vthmanufacturing process. In this technique, high Vthsleeptransistors are used for cut-off block, when inputs are not switching, from source [2]. The use of longer gate length is recently developed for active mode leakage reduction. Due to the exponentially dependence of leakage to the gate length, power dissipation can be declined. In this approach, cells in non-critical paths are assigned with a higher gate lengthwhile cells in critical paths are assigned with a higher gate length [3]. Due to scaling effects, the impact of transistors parameter variations on circuit behavior increases with every technology step due to smaller transistor dimensions and therefore, more challenging production of integrated circuits. Meanwhile, parameters like length, width threshold voltage, oxide thickness etc., vary from die to die or even in the same die. In other words, the electrical behavior of each transistor within a die or wafer could be different. The transistor parameter variations may be due to several factors, including changes in dielectric thickness, substrate, poly silicon, chemical mechanical planarization and implant impurity levels; surface charge; and lithographic process. According to this inaccuracy, gate length biasing is used for reducing leakage variability due to the increase of the gate length in transistors which are not part of critical paths. [2] Considering this, a novel method is presented, which utilized a combination of sleep transistor and gate length biasing, for reducing power consumption and process variability. We show result of simulationswith a Mirror Full Adder (MFA) in 130nm, 90nm, 65nm and 45nm Predictive Technology Model (PTM) for bulk CMOS technologies. Results demonstrate that our novel combined method (ST&GLB) effectively reduce power consumption by up to 9% with less than 10% delay penalty with respect to the ST method. Also the combined approach utilizing sleep transistors and gate length biasing (ST&GLB) shows much less sensitivity to process variation as 45% reduction in leakage variation is achieved.
