عنوان پایان‌نامه
آزمون بهینه هسته با دسترسی به ساختار داخلی آن
- رشته تحصیلی
- مهندسی کامپیوتر-معماری کامپیوتر
- مقطع تحصیلی
- کارشناسی ارشد
- محل دفاع
- کتابخانه مرکزی -تالار اطلاع رسانی شماره ثبت: 46806;کتابخانه دانشکده برق و کامپیوتر شماره ثبت: E1811
- تاریخ دفاع
- ۱۱ مهر ۱۳۸۹
- دانشجو
- سارا کرامتی
- استاد راهنما
- زین العابدین نوابی شیرازی
- چکیده
- در تکنولوژی امروزه بدلیل افزایش اندازه و پیچیدگی سیستم برروی یک تراشه، بررسی صحت عملکرد تراشه¬ها نیازمند زمان، هزینه و انرژی فراوان می¬باشد. با افزایش تعداد ترانزیستورهای یک هسته، برای رسیدن به پوشش خطای قابل قبول تعداد بردارهای آزمون زیادی باید تولید شود. از آنجایی که تولید این بردارها درون تراشه دارای سربار بالایی است بردارهای آزمون توسط منابع خارج تراشه به آن اعمال می¬شوند. این منابع دارای حافظه و کانال¬های ورودی و خروجی محدودی می¬باشند. بنابراین هر چه حجم بردارهای آزمون کمتر باشد زمان لازم برای انتقال داده¬ها به تراشه و همچنین مقدار حافظه موردنیاز برای ذخیره این داده¬ها در آزمون¬گر کاهش می¬یابد. در این راستا، در این پژوهش به بررسی روش¬های کاهش حجم داده¬های آزمون می¬پردازیم. بدین منظور روش¬های کاهش تعداد بردارهای آزمون و فشرده¬سازی داده¬های آزمون مورد بررسی قرار گرفته¬اند. در بخش اول این پایان¬نامه از روشهای تقسیم¬بندی مدار برای کاهش تعداد بردارهای آزمون استفاده شده است. در بخش¬های بعدی بر روی روش¬های فشرده سازی تمرکز شده است. روش¬های فشرده¬سازی داده¬های آزمون برخلاف روش¬های کاهش تعداد بردارهای آزمون نیازمند سخت¬افزار اضافی روی تراشه می¬باشند. در صورتی که بتوان از روش¬های بهینه فشرده¬سازی استفاده کرد بطوریکه سربار سخت¬افزار اضافی قابل چشم¬پوشی باشد می¬توان هزینه آزمون را کاهش داد. بنابراین، در این بخش، علاوه بر الگوریتم¬های کاهش حجم داده¬های آزمون، سخت¬افزار دیکدر این روش¬ها نیز مورد بررسی قرار گرفته¬اند. ارزیابی الگوریتم¬های پیشنهادی حاکی از کارایی بالای این روش¬ها در کاهش حجم داده¬های آزمون می¬باشد.
- Abstract
- Abstract In today’s technology due to the increasing density of integrated circuits the amount of test data has been substantially increasing and consequently affecting test application time, memory usage, and power consumption. Since test data generation using on-chip hardware requires considerable overhead, test vectors come from external test equipments. However, these test equipments have limited speed, memory, and I/O channels; therefore, by reducing test data volume the amount of time required to transfer the test data and required memory to store these data will be reduced. This dissertation proposes several ideas and algorithms to address the above mentioned problems. For this purpose, we consider both test data compaction methods and test data compression methods. The first part of this thesis studies the use of circuit partitioning methods to reduce test data volume. Since the overlapping logics make compaction techniques unable to merge all test patterns of sub-circuits, the focus is on the partitioning algorithms that generate sub-circuits with a lower overlap. The next part of this thesis looks at methods for improving test data compression. Compression methods unlike test compaction methods involve adding some additional on-chip hardware before and after the scan chains to decompress the compressed test data coming from an external ATE. The imposed hardware and energy overhead must be minimal to be practical. Therefore, in this part, not only efficient test data volume reduction algorithms are considered, but also their required hardware is implemented in a way that minimizes the imposed overhead. The experimental results show the high efficiency of the proposed algorithm.
