عنوان پایان‌نامه
ارائه روش و مدلی برای بهینه سازی سیستم روی یک تراشه توسط ساختارهای شبکه روی تراشه
- رشته تحصیلی
- مهندسی کامپیوتر-معماری کامپیوتر
- مقطع تحصیلی
- کارشناسی ارشد
- محل دفاع
- کتابخانه مرکزی -تالار اطلاع رسانی شماره ثبت: 47775;کتابخانه دانشکده برق و کامپیوتر شماره ثبت: E1834
- تاریخ دفاع
- ۱۰ مهر ۱۳۸۹
- دانشجو
- احسان مهندسی
- استاد راهنما
- سیدامید فاطمی
- چکیده
- در این پژوهش بهکاوش فضای طراحی شبکه‌های روی تراشه و بهینه‌سازی اجرای کاربردها بر روی آنها پرداخته شده است. این کار در بخشهای گوناگون از جمله افزایش سرعت اجرای کاربرد، کاهش توان مصرفی و کاهش مساحت انجام شده است.روشی برای نگاشت بهینه کاربردها بر روی گره‌های شبکهرویتراشهپیشنهاد شده است که با ایجاد مصالحه‌ای میان سرعت، توان مصرفی و مساحت، طرح را بهینه می‌کند. همچنین با اولویت‌بندی بسته‌ها در شبکه، کارایی نیز به اندازه قابل توجهی افزایش یافته است. نخست یک روش بهینه برای نگاشت هسته‌های گوناگون کاربرد بر روی گره‌های شبکه در شبکه‌های روی تراشه پیشنهاد شده است. یافتن نگاشت بهینه یگانهای عملیاتی بر روی گره‌های شبکه در شبکه‌های روی تراشه برای افزایش سرعت (کاهش دیرکرد) و به طور همزمان کاهش مساحت و توان، هدف این بخش از کار است. ابزاری طراحی شده است که با بهره‌گیری از الگوریتم‌های ژنتیک، نگاشت بهینه هسته‌ها را بر روی شبکهرویتراشهپیدا می‌کند. این ابزار با استفاده از الگوریتم‌هایی بر پایه الگوریتم‌های ژنتیک، مصالحه‌ای میان بیشینه کارایی و کمینه مساحت و توان برقرار می‌کند. روشی تازه برای صرفه‌جویی در مساحت به کار رفته که با حذف یالهایی از شبکه که تأثیر اندکی در کارایی شبکه دارند و پس از آن واسطهایی از شبکه که با این یالها پیوند دارند، تا اندازه زیادی مساحت را کاهش داده است. روشهایی که تاکنون برای نگاشت پیشنهاد شده‌اند، همبندی شبکه پیشفرض را ثابت در نظر گرفته و پس از آن نگاشت بهینه را برای این ساختار از پیش مشخص پیدا می‌کنند. اما در این کار، یک همبندی پیشفرض در نظر گرفته شده و پس از آن تغییراتی در این همبندی پیشفرض به وجود خواهد آمد که باعث افزایش کارایی، کاهش مساحت و کاهش توان مصرفی خواهد شد. همبندی پایانی در بیشتر موارد شکل منتظمی نخواهد داشت. در واقع شماری از گره‌های کناری یا واقع در گوشه طرح و یا حتی میانی از همبندی طرح حذف می‌شوند. این الگوریتم نگاشتهایی نزدیک به بهینه بر روی معماریهای شبکه با همبندیهایی قابل انعطاف بدست می‌دهد. یک روش برای افزایش کارایی در شبکه‌های روی تراشه با اولویت بندی بسته‌ها،پیشنهاد شده است. در این پژوهش، بسته‌هایی که از هسته‌های پردازشی با درجه بالایی از ترافیک خروجی فرستاده می‌شوند، اولویت بالاتری نسبت به دیگر بسته‌ها می‌گیرند. زمانی که میان کانالهای مجازی رقابت بر سر یک درگاه خروجی پیش می‌آید، بسته‌هایی با اولویت بالا زودتر فرستاده می‌شوند. این کار در کاربردهای گوناگون برای افزایش کارایی به کار برده شده است. این روش با نگاشتهایی که در بخش نگاشت بدست آمده بودند آزمایش شده و نتایج شبیه‌سازی با بکارگیری ترافیک‌های گوناگون حقیقی زمانی که ترافیک شبکه یکنواخت نیست، افزایش کارایی قابل توجهی را نشان می‌دهد. این در حالی است که افزایش مساحتی که برای این کار در داور مسیریاب ایجاد می‌شود، بسیار کم است. مدلی هم برای طراحی داور پیشنهادی در سطح گیت پیشنهاد شده است.
- Abstract
- Abstract This research focuses on the optimization of the design of Networks on chip. In order to increase the performace, a method to route the packets in NoCs has been proposed which prioritizes the packets sent from nodes with a high packet generation rate. To test this method, an efficient mapping of the application nodes onto the network nodes has been proposed which makes a tradeoff between the maximum speed, minimum power consumption and minimum area. Finding the optimum mapping of functional units onto network nodes in the mesh NoCs, to increase the speed while decreasing the area and power consumption, is the done in the first part of this thesis. We have designed a new tool which finds the optimized mapping of the cores onto the NoC using genetic based algorithms; it uses a multi-objective genetic based algorithm to make a tradeoff between the maximum performance and minimum area and power. It saves area by elimination of light loaded edges and their corresponding network interfaces. Known solutions to the mapping problem, assume that the network size is fixed and then find an optimum mapping. In this paper, we use a flexible shape for the NoC and show that the final topology of the NoC does not have a uniform shape in most cases. In fact, some corner and cross point nodes would be missing in the final NoC. Our algorithm provides near optimal mapping of task graphs to flexible network architectures. A method has been proposed to improve the performance of NoCs by prioritization of packets generated in the processing cores of the network. Packets generated from the processing cores with large amount of output network traffic get a higher priority compared to the packets generated from cores with ordinary output network traffic. When there is contention in an output port, the packets with higher priorities are sent first. We have prioritized packets in all ordinary applications in order to improve the performance of the NoC. Simulation results on different real traffic patterns show that when the traffic pattern of the NoC is not uniform, our method achieves a significant increase in performance while adding a low area overhead to the arbiter of the network switch. In addition,a model to design our arbiter in gate level is presented in this paper.
